本发明是一种新的计算机设计系统。

在气象、石油勘探以及科技、国防等领域中使用的计算机，一般都采用高性能的向量机和阵列机。但是，这种结构计算机的主要问题是造价高，研制维修难，编程序难。

本发明是设计一种面向VLSI技术，具有并行、流水、数据流特点的树型多处理器系统。其特点是可以直接处理接近数学公式的“机器表达式”，由于该系统能够把向量运算和标量运算统一到接近数学公式的“机器表达式”中，因此，用户不用为并行处理浪费时间，不用为安排向量操作和标量运算，就能高效地并行、流水操作，从而使运算速度大幅度提高。本系统采用了允许冲突的多级互连网络，编程序不必考虑存取数据的冲突问题。本系统是对“机器表达式”的高度并行、流水处理中取得高性能，因此对操作系统和高级语言无特殊要求，对高级语言只要求把高级语言“表达式”转换成“机器表达式”。

一、系统结构

本系统主要由下述四部分组成，系统框图参见图1。

1.主控制机1：在系统中承担运行操作系统，执行外设管理，通信网络处理和配合高速处理部件2执行用户程序。主控制机可选用现有的中、小型机或超级微型机。

2.高速处理部件2：是本发明的关键部件，其功能是高速并行流水处理“机器表达式”。

3.接口部件3：完成主控制机和高速处理部件之间的连系和同步。接口部件由指令、数据缓冲寄存器、忙/闲标志寄存器和一些控制线路组成。

4.内存贮器4：主控制机和高速处理部件共享内存4，内存采用多体交叉按模工作方式，本文说明中选16个存贮体。

系统中还有外围设备6和总线5。

二、系统工作方式

本系统指令分为两大类：主控制机指令和高速处理部件指令，用指令的高4位“标志码”加以区别。主控制机负责从内存取指令，送往接口部件，该部件根据指令的“标志码”判别是主控制机指令还是高速处理部件指令，然后分别交给主控制机或高速处理部件去执行。用户程序如附图2所示，图中A表示主控制机指令，B表示高速处理部件指令，而且是“机器表达式”指令，图中第n、n+1条指令都由主控制机执行，第n+2条指令由高速处理部件执行，这条指令指向“机器表达式”所在单元始地址，高速处理部件取出“机器表达式”并执行，第n+3条指令由主控制机去执行。

三、高速处理部件：

该部件是本发明的关键，其结构如图3所示，它是由指令变址部件7，运算部件8，先行缓冲部件9和互连网络10组成。它通过接口部件与主控制机相连，并与主控制机共享内存4。

1.高速处理部件各部件的功能

a）指令变址部件7：执行变址运算指令，负责从内存取“机器表达式”并进行扩散，使之适于运算部件执行“机器表达式”规定的运算;计算操作数地址和送运算结果地址;执行取操作数和送 运算结果给内存。

b）运算部件8：从先行缓冲器中取运算符和操作数按并行流水、数据流方式进行运算。运算包括定点运算、浮点运算、逻辑运算、关系运算、位逻辑运算和一些超越、非超越函数运算。运算结果要送内存时通知指令变址部件执行送数操作。

c）先行缓冲器部件9：为了平滑提供数据和运算，设置了先行缓冲器。该部件用于存放运算符和操作数、供运算部件使用。

d）互连网络10：指令变址部件从多体存贮器系统中取“机器表达式”、操作数以及送运算结果去内存都必须通过互连网络。互连网络采用允许冲突的多级移位网络，用户用不着考虑并行存、取数时的冲突问题。

2.高速处理部件的结构：

a）指令变址部件7：是由EIR指令寄存器、RD、RB、RA寄存器、L计数器、变址运算器、B扩散器、A扩散器及控制线路组成。参见附图4

EIR：寄存由接口部件来的高速处理部件指令。

RD：从互连网络接收数据送入变址单元，或从变址单元取数或地址交给互连网络。

RB：由互连网络来的“机器表达式”经过B扩散器寄存到RB中，根据RB寄存器内容进行地址运算。

RA：“机器表达式”的送数地址经过A扩散器寄存到RA中，根据RA的内容进行送数地址运算。

变址运算器：执行变址运算，可用现有的32位微处理器，例如68020作为变址运算器，把其内部寄存器可当作变址单元， 系统设置了多个地址运算器，例如16个，并行工作。

L计数器：“机器表达式”的执行一般是循环执行过程，由L计数器计算循环次数。

b）运算部件8：把多个处理器（例如16个）排列成二叉树型结构，高度并行、流水按数据流方式工作。每个处理器结构如图5所示，是由CPU、运算符寄存器、位逻辑器，数据寄存器R1和R2，一些位标志如TK1，TK2，TE1，TE2、T.1，T.2、T′.、TCC1，TCC2、控制线路和运算符寄存器组成。

CPU：可采用现成的高档微处理器和协处理器，例如68020、68881。CPU执行定、浮点算术运算，关系运算，逻辑运算，位逻辑运算和一些函数运算。函数运算可包括sin，cos，tg，sin-1，cos-1，tg-1， ，SH，CH，th，th-1，ex，2x，ln（x+1），ex-1，10x，log2x，Lgx，Lnx等，

R1，R2数据寄存器：由前一级处理器送来的或从先行缓冲器中取来的操作数寄存到R1、R2中，供CPU使用。

TK1、TK2：当其为1时，表示前一级已把操作数送入相应的R1和R2中，当其为0时，表示相应的操作数还没有准备就绪。

TE1、TE2：用于表示R1，R2中操作数是否有效，1表示无效，0表示有效。TE1对应于R1，TE2对应于R2。

T.1＝1：表示R1中的数或TCC1条件位是要送内存的内容。

T.2＝1：表示R2中的数或TCC2条件位是要送内存的内容。

Rθ运算符寄存器：用于存放运算符，控制器根据Rθ实现控制运算。

TCC1，TCC2为条件位，位逻辑器对它们进行∧、V、 等操作，结果送入后一级的TCCi（i＝1，2）中。

控制器：控制器包括PROM、PROM地址计数器和控制线路。主要功能是把“机器表达式”的运算通过PROM转换成CPU能执行的指令形式，交给CPU去执行，有的指令直接在位处理器中执行。

运算部件每一个处理器的运算过程如下：

当运算所需的操作数已准备好了时，由CPU或位逻辑器执行运算。操作数是由前一级运算部件或先行缓冲器送来，用TK1、TK2、TE1、TE2来判别操作数是否已准备好了，是否有效。运算结束时，如果后一级的数据寄存器“空”，则送入其中，同时传送相应的位标志即TK1、TK2、TE1、TE2。如果送到后一级是准备送入内存的数（其标志是T′.＝1），则把后一级相应的T.置1。如果本级的T.＝1，则不再执行运算，准备送数到内存。

c）先行缓冲器部件9：它是由寄存器单元、读地址计数器、写地址计数器、同步控制线路组成。由互连网络来的数据和由指令变址部件来的运算符送入先行缓冲器中，交运算部件使用。读和写是随机过程，由读、写地址计数器和读/写同步控制机构去完成。

d）互连网络10：互连网络采用允许冲突的多级移位网络，而且每两级合并成一级。移位单元取2n＝N，n为正整数，下面我们取N＝16，移位信息的结构由图6所示，由D、Y和T组成。D为数据或者地址，Y为移位控制信息，T为有效位。

$Y^j\mathrm{(\; i\; )=}\underset{\mathrm{j\; =\; 0}}{\overset{\mathrm{(n\; -2\; )\; /\; 2}}{\Sigma }}{\mathrm{(2·Y}}_2{}^j{}_{\mathrm{j\; +\; 1}}\mathrm{(\; i\; )+Y}{}^j{}_{\mathrm{2\; j}}\mathrm{(i\; ))2}{}^{\mathrm{2\; j}}$

i表示第i移位单元，j表示第j级、第i移位单元第j级的移位受Yj2j+1（i）及Yj2j（i）的控制。Yj2j+1（i）和Yj2j（i）的译码如图7所示。

第i单元第j级被移位信息的各位的输出决定于如下4个控制信号：

1 Cj0（i）＝1：取第i单元

2 Cj1（i-22j）：取第i-22j单元

3 Cj2（i-2.22j）：取第i-2.22j单元

4 Cj3（i-3.22j）：取第i-3.22j单元

这里i-L·22j＝L L＝1～3，当L取负值时取16+L单元。

当4个控制信号中两个以上为1时，按优先权次序取，而其余的被淘汰。序号为1的优先权最高，4最低。

工作过程如下：

①根据Tj（i），Yj2j+1（i），Yj2j（i）译码产生Cj0（i），Cj1（i），Cj2（i），Cj3（i）

②对于Cj0（i），Cj1（i-22j），Cj2（i-2.22j），Cj3（i-3.22j）进行优先权编码，得到二进码输出及有效位标志Tj+1（i）。

③根据优先权编码器的输出，可用4取一多路器，选取4个移位单元之一，附图8中给出了示意图，其中多路器是只给了1位的情况，其它位都相同。

④根据移位之前的有效标志位T（i）和移位之后产生的T＊（i）判 别移位中被淘汰情况。

T（i） T＊（i）

0    x    无效。

1    0    移位过程中被淘汰。

1    1    有效。

对于被淘汰的部分重新进行移位，重复上述过程直到全部移位为止，如无碰头则移一次就结束。

3.高速处理部件工作方式

指令变址部件从接口部件取得高速处理部件指令，通过忙/闲标志和主控制机同步。高速处理部件有两类，一是变址运算指令，直接由变址指令部件执行;一是“机器表达式”指令，由运算部件执行。“机器表达式”指令执行过程如下：

指令变址部件计算出“机器表达式”所在单元始地址，通过互连网络从内存中取出“机器表达式”，经过B扩散器寄存到RB寄存器中;送数地址经过A扩散器寄存到RA寄存器中，而循环参数寄存到L计数器中，根据RB内容由变址运算器计算出操作数地址，通过互连网络从内存中取操作数，送入先行缓冲器中，运算符从指令变址部件送入先行缓冲器中;运算部件从先行缓冲器中取出运算符和操作数并行、流水按数据流方式执行所规定的运算，运算结果送入内存。当然也通过互连网络。而送数地址是由指令变址部件根据RA寄存器内容计算而得。“机器表达式”指令形式如图4所示。I为指令“标志码”，由它来区分出主控制机指令，还是高速处理部件指令;操作：指出那一类、那一级“机器表达式”;A：指出“机器表达式”在内存中始地址。

4.关于“机器表达式”

“机器表达式”由“机器表达式”基本形构成，其特点如下：

1）它是由运算符、操作数和“括号”组成。运算符包括整数算术运算符、浮点数运算符、关系运算符、逻辑运算符、位逻辑运算符、空操作符和一些函数符。函数符可包括：sin，sin-1，cos，cos-1，tg，tg-1，SH，CH，th，th-1， ，ex，ln（x+1），ex-1，2x，10x，logx2，Lgx，Lnx等。操作数有四种，立即数，内存中数，寄存器中数，和空操作数。计算顺序由括号决定，但括号并不存入内存，因此称它为“虚括号”。

2）“虚括号”特点如下：

a）“虚括号”有级别，编号为0级、1级、2级……等，0级为最内层，级别号大者在外层。同一级“虚括号”中的运算相互独立地并行执行，不同级之间可重迭工作。

b）每一个“虚括号”只允许包含一个运算符和两个操作数或比它低一级的两个“虚括号”。

c）运算符两边的“虚括号”必须是同级。

“机器表达式”共分5类，都由基本形组成。

第一类：

$\mathrm{A=}\underset{\mathrm{i=0}}{\overset{n}{\Sigma }}\mathrm{ai}$称一类0级，记作I-0，其中A为结果单元地址，∑只表示凡指的一种操作，例如，Max（求最大值），MIN（求最小值），｜Max｜（求绝对值最大），｜MIN｜（求绝对值最小），∑等。

$\mathrm{A=}\underset{\mathrm{i=0}}{\overset{n}{\Sigma }}$（aiθbi）称作一类1级式，记作Ⅰ-1。

θ为运算符，例如+、-、×、 、sin……等。

$\mathrm{A=}\underset{\mathrm{i=0}}{\overset{n}{\Sigma }}$〔（aiθ1bi）θ2（ciθ3di）〕称作一类2级式，记作Ⅰ-2。

$\mathrm{A=}\underset{\mathrm{i=0}}{\overset{n}{\Sigma }}$｛〔（aiθ1bi）θ2（ciθ3di）〕θ4〔（eiθ5fi）

θ6（giθ7hi）〕｝称作一类3级式，记作Ⅰ-3。

以此可推出：

$\mathrm{A=}\underset{\mathrm{i=0}}{\overset{n}{\Sigma }}$｛……｝θ｛……｝称作一类4级式，记作Ⅰ-4。

第二类：

Ai＝ai    i＝0～n称作二类0级式，记作Ⅱ-0。

Ai＝（aiθbi）    i＝0～n称作二类1级式，记作Ⅱ-1。

Ai＝〔（aiθ1bi）θ2（ciθ3ci）〕 i＝0～n称作二类2级式，记作Ⅱ-2。

同理可推出

Ai＝｛〔…〕θ〔…〕｝    i＝0～n称作二类3级式，记作Ⅱ-3。

Ai＝｛    ｝θ｛    ｝    i＝0～n称作二类4级式，记作Ⅱ-4。

第三类：

A，B，C，…＝（aθ1b），（cθ2d），（eθ3f）…称作三类1级式，记作Ⅲ-1。

等号左边地址不许出现在等号右边，所有第三类“机器表达式”都要遵守这个规定。另外，对Ⅲ-1而言，等号左边项数不许超过8个。

Ⅲ-1的含意是并行执行，即

A＝（aθ1b）

B＝（cθ2d）

C＝（eθ3f）

A，B，C，…＝〔（aθ1b）θ2（cθ3d）〕，〔…〕，〔…〕，……

称作三类2级式，记作Ⅲ-2。

等号左边项数不许超过4个。

A，B＝｛……｝，｛……｝

称作三类3级式，记作Ⅲ-3。

等号左边项数不许超过2个。

A＝｛……｝θ｛……｝称作三类4级式，记作Ⅲ-4。

第四类：

ri+1＝〔f（ri）…〕称作四类2级式，记作Ⅳ-2。

f表示函数关系，但限定在本系统给的运算方式之内。

ri+1＝｛f（ri）…｝称作四类3级式，记作Ⅳ-3。

第五类（算数、关系、位逻辑运算）其特点

1.运算结果为位值;

2.至少有一个关系运算;

3.运算次序必须为算术、关系、位逻辑运算，不许颠倒;

4.关系运算结果不许参加关系运算。

Ai＝（aiθbi）    i＝0～n称作五类1级式，记作Ⅴ-1。

θ必须满足上述4条运算规则。

Ai＝〔（aiθ1bi）θ2（ciθ3di）〕 i＝0～n

称作五类2级式，记作Ⅴ-2。

Ai＝〔……〕θ〔……〕    i＝0～n

称作五类3级式，记作Ⅴ-3。

Ai＝｛……｝θ｛……｝    i＝0～n

称作五类4级式，记作Ⅴ-4。

附图说明