操作电路控制器件、半导体存储器件及其操作方法
阅读：591发布：2020-05-13
专利汇可以提供操作电路控制器件、半导体存储器件及其操作方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 半导体 存储器 件，当由于外部 电压 小于参考电压而输出检测 信号 时，通过控制预备/忙碌焊盘而将半导体存储器件保持在忙碌状态；通过防止 泵 浦时钟的产生来防止通过泵浦 电路 产生操作电压；以及通过防止微时钟的产生而将微 控制器 复位。因此，当外部电压小于参考电压时，可以经由一系列的操作防止半导体存储器件发生故障。，下面是操作电路控制器件、半导体存储器件及其操作方法专利的具体信息内容。
1.一种操作电路控制器件，包括：
检测电路，所述检测电路被配置成将外部电压与参考电压进行比较，以及当所述外部电压小于所述参考电压时激活检测信号；
控制逻辑，所述控制逻辑被配置成响应于所述检测信号而将操作电路保持在忙碌状态；
控制信号发生电路，所述控制信号发生电路被配置成响应于所述检测信号而产生第一控制信号和第二控制信号；
泵浦时钟发生电路，所述泵浦时钟发生电路被配置成产生要输入到泵浦电路的泵浦时钟，以产生所述操作电路的操作电压，其中，所述泵浦时钟发生电路被配置成响应于所述第一控制信号而被禁止；
微时钟发生电路，所述微时钟发生电路被配置成产生微时钟，其中，所述微时钟发生电路被配置成响应于所述第一控制信号而被禁止；以及
微控制器，所述微控制器被配置成响应于所述微时钟而控制所述操作电路，其中，所述微控制器被配置成当所述微时钟发生电路被禁止时响应于所述第二控制信号而被复位。
2.如权利要求1所述的操作电路控制器件，其中，所述第一控制信号是时钟禁止信号，所述第二控制信号是用于将所述微控制器的指令译码器放电的信号。
3.如权利要求1所述的操作电路控制器件，其中，所述控制信号发生电路被配置成响应于所述检测信号而产生第三控制信号。
4.如权利要求3所述的操作电路控制器件，其中，所述第三控制信号是用于通过所述泵浦时钟发生电路来产生泵浦时钟的时钟使能信号。
5.如权利要求1所述的操作电路控制器件，其中，所述微控制器包括：
只读存储器，所述只读存储器被配置成响应于所述第二控制信号而将内部数据复位；
编程计数器，所述编程计数器被配置成响应于所述第二控制信号而将寄存器复位；
算术逻辑单元，所述算术逻辑单元被配置成响应于所述第二控制信号而将标志值复位；以及
指令译码器，所述指令译码器被配置成当所述只读存储器的内部数据、所述编程计数器的寄存器以及所述算术逻辑单元的标志值被复位时而被复位。
6.如权利要求5所述的操作电路控制器件，其中，所述微控制器包括时钟分频器电路，所述时钟分频器电路被配置成响应于所述微时钟而输出相位时钟信号，所述相位时钟信号能够被所述只读存储器、所述编程计数器、所述算术逻辑单元以及所述指令译码器接收。
7.一种操作半导体存储器件的方法，所述方法包括以下步骤：
当外部电压小于第一阈值时激活检测信号；
响应于所述检测信号而将当前状态保持在忙碌状态；
响应于所述检测信号而禁止产生要输入到泵浦电路的用以产生操作电路的操作电压的泵浦时钟，以及禁止产生要输入到微控制器的用以控制所述操作电路的微时钟；
当所述微时钟的产生被禁止时，响应于所述检测信号而将所述微控制器复位；以及响应于所述检测信号而将全部的字线都放电。
8.如权利要求7所述的方法，还包括以下步骤：在激活所述检测信号之后，当所述外部电压小于第二阈值时，将所述当前状态改变成预备状态。
9.如权利要求8所述的方法，其中，所述第二阈值是逻辑器件开始检测所述外部电压作为逻辑低电平的电压。
10.如权利要求7所述的方法，其中，将所述微控制器复位包括以下步骤：
将只读存储器数据改变成第一数据；
将编程计数器复位；以及
将算术逻辑单元复位。
操作电路控制器件、半导体存储器件及其操作方法
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 半导体存储器件典型地分成易失性存储器件或非易失性存储器件。
[0005] 易失性存储器件被认为以高写入和读取速率来操作，但是它们在断电时不能保留储存的数据。非易失性存储器件以相对较低的写入和读取速率来操作，但是无论电源开/关条件如何它们都能保留储存的数据。非易失性存储器的实例包括只读存储器（ROM）、屏蔽式ROM（MROM）、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、快闪存储器、相变随机存取存储器（PRAM）、磁性RAM（MRAM）、阻变RAM（RRAM）以及铁电RAM（FRAM）。快闪存储器分成NOR（或非）型或NAND（与非）型。
[0006] 快闪存储器具有RAM和ROM二者的优点。例如，与RAM相似，快闪存储器可以自由地编程和擦除。与ROM相似，快闪存储器即使在不被供电的情况下也可以保留储存的数据。快闪存储器已经广泛地用作诸如移动电话、数码照相机、个人数字助理（PDA）以及MP3播放器这样的便携式电子设备中的储存媒介。
发明内容
[0008] 本发明的各种实施例涉及一种半导体存储器件及其操作方法，所述半导体存储器件在施加到半导体存储器件的电压突然下降时通过连续地执行操作终止过程来防止故障。
[0009] 根据本发明的一个实施例的操作电路控制器件包括：检测电路，所述检测电路被配置成将外部电压与参考电压进行比较，以及当外部电压小于参考电压时激活检测信号；控制逻辑，所述控制逻辑被配置成响应于检测信号而将操作电路保持在忙碌状态；控制信号发生电路，所述控制信号发生电路被配置成响应于检测信号而产生第一控制信号和第二控制信号；泵浦时钟发生电路，所述泵浦时钟发生电路被配置成产生泵浦时钟，该泵浦时钟要输入到泵浦电路以产生操作电路的操作电压，其中，所述泵浦时钟发生电路被配置成响应于第一控制信号而被禁止；微时钟发生电路，所述微时钟发生电路被配置成产生微时钟，其中，所述微时钟发生电路被配置成响应于第一控制信号而被禁止；以及微控制器，所述微控制器被配置成响应于微时钟而控制操作电路，其中，所述微控制器被配置成当所述微时钟发生电路被禁止时响应于第二控制信号而被复位。
[0010] 根据本发明的一个实施例的半导体存储器件包括：存储器阵列，所述存储器阵列包括与字线耦接的存储器单元；操作电路，所述操作电路被配置成对存储器单元执行操作；以及控制电路，所述控制电路被配置成将外部电压与参考电压进行比较，以及当外部电压小于参考电压时控制操作电路以终止操作。
[0011] 根据本发明的一个实施例的操作半导体存储器件的方法包括以下步骤：当外部电压小于第一阈值时激活检测信号；响应于检测信号将当前状态保持在忙碌状态；响应于检测信号而将要输入到泵浦电路的用以产生操作电路的操作电压的泵浦时钟的产生禁止，以及将要输入到微控制器的用以控制操作电路的微时钟的产生禁止；当微时钟的产生被禁止时，响应于检测信号而将微控制器复位；以及响应于检测信号而将全部的字线都放电。附图说明
[0012] 图1是根据本发明的一个实施例的半导体存储器件的框图；
[0013] 图2是图1的存储块的电路图；
[0014] 图3是图1的控制电路的框图；
[0015] 图4是图3的检测单元的电路图；
[0016] 图5是图3的控制逻辑的电路图；
[0017] 图6是图3的控制信号发生单元的电路图；
[0018] 图7和图8是图3的微控制器的框图；
[0019] 图9是图1的行译码器的框图；
[0020] 图10至图12是说明根据本发明的一个实施例的操作半导体存储器件的方法的流程图；
[0021] 图13是说明图11和图12的外部电压的第一阈值和第二阈值的图；
[0022] 图14是说明将图10的微控制器复位的操作的流程图；
[0023] 图15是根据本发明的一个实施例的存储系统的示意性框图；
[0024] 图16是执行根据前述各种实施例的编程操作的融合式存储器件或融合式存储系统的示意性框图；以及
[0025] 图17是包括根据本发明的一个实施例的快闪存储器件的计算系统的示意性框图。
具体实施方式
[0026] 在下文中，将参照附图详细地描述各种实施例。提供附图以允许本领域技术人员理解本公开的实施例的范围。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本发明的范围。
[0027] 图1是根据本发明的一个实施例的半导体存储器件的电路图。图2是图1的存储块的电路图。
[0028] 根据本发明的一个实施例的半导体存储器件可以包括存储器阵列110、操作电路130、140、150、160、170以及180、以及控制电路120。存储器阵列110可以包括多个存储块
110MB。操作电路130、140、150、160、170以及180可以被配置成对存储块110MB的选中页所包括的存储器单元执行编程操作、读取操作以及擦除操作。控制电路120可以被配置成控制操作电路130、140、150、160、170以及180。当半导体存储器件为NAND快闪存储器件时，操作电路可以包括电压供应电路135、页缓冲器组150、列选择电路160、输入/输出电路170以及通过/失败检查电路180。
110MB。操作电路130、140、150、160、170以及180可以被配置成对存储块110MB的选中页所包括的存储器单元执行编程操作、读取操作以及擦除操作。控制电路120可以被配置成控制操作电路130、140、150、160、170以及180。当半导体存储器件为NAND快闪存储器件时，操作电路可以包括电压供应电路135、页缓冲器组150、列选择电路160、输入/输出电路170以及通过/失败检查电路180。
[0029] 参见图2，每个存储块110B可以包括多个存储串STe1、STe2、STe3至STek和STo1、STo2、STo3至STok，它们耦接在位线BLe1、BLe2、BLe3至BLek以及BLo1、BLo2、BLo3至BLok与公共源极线CSL之间。换言之，存储串STe1至STok可以分别与位线BLe1至BLok耦接，并且可以共同耦接到公共源极线CSL。每个存储串，例如存储串STe1，可以包括源极选择晶体管SST、多个存储器单元C0e1、C1e1、C2e1至Cne1、以及漏极选择晶体管DST。源极选择晶体管SST的源极可以与公共源极线CSL耦接。漏极选择晶体管DST的漏极可以与位线BLe1耦接。存储器单元C0e1、C1e1、C2e1至Cne1可以与源极选择晶体管SST和漏极选择晶体管DST串联耦接。源极选择晶体管SST的栅极可以与源极选择线SSL耦接，存储器单元C0e1、C1e1、C2e1至Cne1的栅极可以分别与字线WL0、WL1、WL2至WLn耦接，漏极选择晶体管DST的栅极可以与漏极选择线DSL耦接。
[0030] 在NAND快闪存储器件中，存储块中包括的存储器单元可以分成物理页单位或逻辑页单位。例如，与字线WL0耦接的存储器单元C0e1至C0ek和C0o1至C0ok可以形成单个物理页PAGE0。另外，偶数编号的存储器单元C0e1至C0ek可以形成单个偶数物理页，奇数编号的存储器单元C0o1至C0ok可以形成单个奇数物理页。所述的页（或偶数页和奇数页）可以是用于编程操作或读取操作的基本单位。形成单个页PAGE0的存储器单元可以分成主单元和标志单元（flag cell）（或备用单元）。主单元可以是用于将一般的数据储存在其中的存储器单元，标志单元（或备用单元）可以是用于将与存储器件有关的状态信息储存在其中的存储器单元。
[0031] 再次参见图1和图2，控制电路120可以响应于经由输入/输出电路170而从外部接收的命令CMD来输出电压控制信号VCON，以产生执行编程操作、验证操作、读取操作或擦除操作所需的电压，并且控制电路120可以根据操作的类型来输出PB控制信号PBCON，以控制页缓冲器组150中包括的页缓冲器PB1至PBk。另外，控制电路120可以响应于经由输入/输出电路170而从外部接收的地址信号ADD来输出行地址信号RADD和列地址信号CADD。芯片使能信号/CE、写入使能信号/WE、读取使能信号/RE以及接收到的其他外部控制信号可以用于定时控制。
[0032] 电压供应电路135可以响应于控制电路120的电压控制信号VCON而将对存储器单元的编程操作、读取操作以及擦除操作所需的操作电压（例如，Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl以及Vcsl）施加到局部线上，所述局部线包括选中的存储块的漏极选择线DSL、字线WL0至WLn以及源极选择线SSL。电压供应电路135可以包括电压发生电路130和行译码器140。
[0033] 电压发生电路130可以响应于控制电路120的电压控制信号VCON而将对存储器单元执行编程操作、读取操作或擦除操作所需的操作电压（例如，Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl以及Vcsl）施加到全局线上。例如，为了执行编程操作，电压发生电路130可以将编程电压Vpgm和通过电压Vpass输出到全局线，使得编程电压Vpgm和通过电压Vpass可以分别施加到选中页的存储器单元和未选中的存储器单元。为了执行读取操作，电压发生电路130可以将读取电压Vread和通过电压Vpass输出到全局线，使得读取电压Vread和通过电压Vpass可以分别施加到选中页的存储器单元和未选中的存储器单元。为了执行擦除操作，电压发生电路130可以将擦除电压Verase输出到全局线上，使得擦除电压Verase可以施加到选中的存储块的存储器单元。
[0034] 行译码器140可以响应于控制电路120的行地址信号RADD而将全局线与局部线DSL、WL0至WLn以及SSL耦接，使得从电压发生电路130输出到全局线的操作电压可以从存储器阵列110传送到选中的存储块110MB的局部线DSL、WL0至WLn以及SSL。结果，编程电压Vpgm或读取电压Vread可以经由全局字线从电压发生电路130施加到与选中的单元（例如，C0e1）耦接的局部字线（例如，WL0）。另外，通过电压Vpass可以经由全局字线从电压发生电路130施加到与未选中的存储器单元C1e1至Cne1耦接的局部字线（例如，WL1至WLn）。在擦除操作期间，擦除电压Verase可以施加到存储块中的全部存储器单元。结果，可以通过编程电压Vpgm将数据储存在选中的单元C0e1中，或者可以通过读取电压Vread来读取储存在选中的单元C0e1中的数据。
[0035] 页缓冲器组150可以包括页缓冲器PB1至PBk，所述页缓冲器PB1至PBk分别经由位线BLe1至BLek和BLo1至BLok与存储器阵列110耦接。响应于来自控制电路120的PB控制信号PBCON，页缓冲器组150的页缓冲器PB1至PBk可以根据被输入用于储存在存储器单元C0e1至C0ek或C0o1至C0ok中的数据来选择性地将位线BLe1至BLek或BLo1至BLok预充电，或者可以感测位线BLe1至BLek或BLo1至BLok的电压以便分别从存储器单元C0e1至C0ek或C0o1至C0ok中读取数据。
[0036] 例如，当将编程数据（例如，数据‘0’）输入到页缓冲器PB1以用于储存在存储器单元C0e1中时，在编程操作期间页缓冲器PB1可以将编程使能电压（例如，接地电压）施加到用于储存编程数据的存储器单元C0e1的位线BLe1。结果，在编程操作期间存储器单元C0e1的阈值电压可以通过施加到字线WL0的编程电压Vpgm和施加到位线BLe1的编程使能电压而增加。另外，当将擦除数据（例如，数据‘1’）输入到页缓冲器PB1以便将擦除数据储存在存储器单元C0e1中时，在编程操作期间页缓冲器PB1可以将编程禁止电压（例如，电源电压）施加到存储器单元C0e1的位线BLe1。结果，即使在编程操作期间将编程电压Vpgm施加到字线WL0，存储器单元C0e1的阈值电压也可以通过施加到位线BLe1的编程禁止电压而不增加。由于存储器单元的阈值电压如上所述来变化，所以可以将不同的数据储存在存储器单元中。
[0037] 在读取操作期间，页缓冲器组150可以对选自偶数位线BLe1至BLek和奇数位线BLo1至BLok之中的全部的选中位线（例如，BLe1至BLek）都预充电，以及对全部的未选中位线（例如，BLo1至BLok）都放电。另外，当读取电压Vread从电压供应电路135施加到选中的字线WL0时，储存编程数据的存储器单元的位线可以保持预充电，而储存擦除数据的存储器单元的位线可以被放电。页缓冲器组150可以感测位线BLe1至BLek的电压变化，并且锁存与感测的结果相对应的存储器单元的数据。
[0038] 列选择电路160可以响应于从控制电路120输出的列地址信号CADD而选择页缓冲器组150中包括的页缓冲器PB1至PBk。换言之，列选择电路160可以响应于列地址信号CADD而将要储存在存储器单元中的数据顺序地传送到页缓冲器PB1至PBk。另外，在读取操作期间，列选择电路160可以响应于列地址信号CADD而顺序地选择页缓冲器PB1至PBk，使得可以向外部输出锁存在页缓冲器PB1至PBk中的存储器单元的数据。
[0039] 输入/输出电路170可以响应于控制电路120而将数据传送到列选择电路160，使得可以在编程操作期间将从外部源接收的用于储存在存储器单元中的数据输入到页缓冲器组150。当如上所述列选择电路160将从输入/输出电路170提供的数据传送到页缓冲器组150中的页缓冲器PB1至PBk时，页缓冲器PB1至PBk可以将数据锁存在内部锁存电路中。另外，在读取操作期间，输入/输出电路170可以经由列选择电路160向外部输出从页缓冲器组
150的页缓冲器PB1至PBk传送的数据。
150的页缓冲器PB1至PBk传送的数据。
[0040] 通过/失败检查电路180可以在编程操作之后执行的编程验证操作期间响应于从页缓冲器PB1至PBk输出的比较结果信号来输出通过/失败信号PFS。更具体地，在编程验证操作期间，可以将存储器单元的阈值电压与目标电压进行比较，并且可以将比较的结果锁存在页缓冲器PB1至PBk的内部锁存电路中。另外，可以将锁存的比较结果信号输出到通过/失败检查电路180。通过/失败检查电路180可以响应于比较结果信号而将表示编程操作是否完成的通过/失败信号PFS输出到控制电路120。控制电路120可以响应于通过/失败信号PFS来判断在用于储存编程数据的存储器单元之中是否发现了阈值电压比目标电压低的存储器单元。判断的结果是，控制电路120可以判断是否重复编程操作。
[0041] 当位线或沟道由于施加到半导体存储器件的外部电压突然下降而被放电时，可能产生各种问题。例如，由于位线被放电，沟道可能相应地放电。结果，编程禁止单元可能未被编程禁止。换言之，当未选中的位线被放电并且选中的位线因为耦接也被放电时，要被编程的存储器单元的沟道可能因为位线电压减小到负电压电平而导通。在选中的位线被放电之后，相邻的存储器单元的沟道可能经由结二极管而被放电。
[0042] 因此，需要防止当施加到半导体存储器件的外部电压突然下降时引起的故障。
[0043] 图3是图1的控制电路的框图。
[0044] 参见图3，如图1所示的控制单元120可以包括检测单元210（即，检测电路）、控制逻辑220、控制信号发生单元230（即，控制信号发生电路）、时钟发生单元240以及微控制器250。
[0045] 检测单元210可以将外部电压VCCE与参考电压Vref进行比较，以产生和输出检测信号DTVCC。参考电压Vref可以是通过带隙电压发生器产生的带隙电压。检测信号DTVCC可以是脉冲信号。检测单元210可以在外部电压VCCE小于参考电压Vref时产生和输出具有第一电平（例如，高电平，在下文中称作“H”）的检测信号DTVCC。检测单元210可以在外部电压VCCE大于参考电压Vref时产生和输出具有第二电平（例如，低电平，在下文中称作“L”）的检测信号DTVCC。
[0046] 控制逻辑220可以响应于检测信号DTVCC而将表示半导体存储器件的当前状态的预备/忙碌信号R/B输出到预备/忙碌焊盘RBPAD（未示出）。当外部电压VCCE小于参考电压Vref时，控制逻辑220可以响应于检测信号DTVCC而将半导体存储器件的操作状态保持在忙碌状态。
[0047] 控制信号发生单元230可以响应于检测信号DTVCC而输出第一控制信号OSCDISABLE和第二控制信号INSTDECDIS。更具体地，当外部电压VCCE小于参考电压Vref时，控制信号发生单元230可以响应于具有第一电平的检测信号DTVCC而输出第一控制信号OSCDISABLE和第二控制信号INSTDECDIS，当外部电压VCCE大于参考电压Vref时，控制信号发生单元230可以响应于具有第二电平的检测信号DTVCC而输出第二控制信号INSTDECDIS和第三控制信号OSCEN。第一控制信号OSCDISABLE可以是时钟禁止信号，第二控制信号INSTDECDIS可以是用于将以下要描述的微控制器250的指令译码器放电的信号，第三控制信号OSCEN可以是时钟使能信号。
[0048] 时钟发生单元240可以包括泵浦时钟发生单元242（即，泵浦时钟发生电路）和微时钟发生单元244（即，微时钟发生电路）。
[0049] 泵浦时钟发生单元242可以响应于作为时钟使能信号的第三控制信号OSCEN而产生泵浦时钟PMP_CK，所述泵浦时钟PMP_CK由配置成产生操作电压的泵浦电路使用。泵浦时钟发生单元242可以响应于作为时钟禁止信号的第一控制信号OSCDISABLE而被禁止，并且可以不产生泵浦时钟PMP_CK。
[0050] 微时钟发生单元244可以响应于第三控制信号OSCEN而产生被微控制器使用的微时钟MC_CK。微时钟发生单元244可以响应于第一控制信号OSCDISABLE而被禁止，并且可以不产生微时钟MC_CK。
[0051] 微控制器250可以控制半导体存储器件的操作。微控制器250可以响应于微时钟MC_CK而执行源同步操作。在未输入微时钟MC_CK时，微控制器250可以不执行源同步操作。因此，微控制器250可以被复位，这称作微复位。
[0052] 当外部电压VCCE小于参考电压Vref并且输出检测信号DTVCC时，控制电路可以控制预备/忙碌焊盘RBPAD以将半导体存储器件保持在忙碌状态、防止泵浦时钟PMP_CK的产生以防止泵浦电路产生操作电压、以及防止微时钟MC_CK的产生以将微控制器250复位。因此，当外部电压VCCE小于参考电压Vref时，可以经由一系列操作而防止发生故障。
[0053] 图4是图3的检测单元的电路图。
[0055] 比较器COM可以将外部电压VCCE与参考电压Vref进行比较。当来自比较器COM的输出信号和所述输出信号经过第一反相器INV1和第二反相器INV2所获得的信号输入到第一逻辑器件AND1时，可以输出检测信号DTVCC。
[0056] 当外部电压VCCE小于参考电压Vref时，比较器COM可以输出具有第一电平的信号。当具有第一电平的信号输入到第一逻辑器件AND1的两个输入端子时，可以输出具有第一电平的检测信号DTVCC。
[0057] 图5是图3的控制逻辑的电路图。
[0058] 参见图5，控制逻辑220可以包括第一多路复用器MUX1、第二逻辑器件AND2以及第三反相器INV3。
[0059] 第一多路复用器MUX1可以响应于检测信号DTVCC而输出内部电压VDD和接地电压GND中的任何一个作为输出信号。当外部电压VCCE小于参考电压Vref时，第一多路复用器MUX1可以响应于具有第一电平的检测信号DTVCC而输出具有第一电平的输出信号BUSY_DTVCC。
[0060] 当具有第一电平的输出信号BUSY_DTVCC和具有第一电平的初始化信号BUSY_INT输入到第二逻辑器件AND2的输入端子时，可以输出具有第一电平的信号。具有第一电平的信号可以经过第三反相器，以由此输出具有第二电平的预备/忙碌信号R/B。具有第二电平的预备/忙碌信号R/B可以表示忙碌状态。
[0061] 图6是图3的控制信号发生单元的电路图。
[0062] 参见图6，控制信号发生单元230可以包括第一D触发器232、第二D触发器234以及第一SR触发器236。
[0063] 第一D触发器232可以响应于具有第一电平H的检测信号DTVCC而将输入信号MCON输出。
[0065] 第一SR触发器236可以响应于来自第一D触发器232的输出信号和通过将输出信号反相所获得的输入信号/MCON而输出第一控制信号OSCDISABLE和第三控制信号OSCEN。
[0066] 因此，控制信号发生单元230可以响应于具有第一电平H的检测信号DTVCC而输出具有第一电平的第一控制信号OSCDISABLE、具有第一电平的第二控制信号INSTDECDIS、以及具有第二电平的第三控制信号OSCEN。
[0067] 图7和图8是说明图3的微控制器的框图。
[0068] 参见图7，微控制器250可以包括只读存储器ROM251、编程计数器252、算术逻辑单元（ALU）253以及指令译码器254。
[0069] ROM251的内部数据可以响应于第二控制信号INSTDECDIS而被复位。换言之，全部的内部数据都可以变成“0”。
[0070] 编程计数器252的寄存器可以响应于第二控制信号INSTDECDIS而被复位。因此，编程计数器252可以被复位。
[0071] ALU253的标志值（flag value）可以响应于第二控制信号INSTDECDIS而被复位。
[0072] 指令译码器254的译码序列可以在ROM251的内部数据被复位（即，ROMDATA）、在编程计数器252的寄存器被复位（即，R_RESET）、以及在ALU253的标志值被复位（即，F_RESET）时被复位。因此，可以防止半导体存储器件发生故障。
[0073] 参见图8，微控制器可以包括时钟分频器电路255。
[0074] 时钟分频器电路255可以响应于微时钟MC_CK而输出第一相位时钟信号PH0至第四相位时钟信号PH3。第一相位时钟信号PH0至第四相位时钟信号PH3可以用于控制ROM251、编程计数器252、ALU253以及指令译码器254。
[0075] 图9是说明图1的行译码器的框图。
[0076] 参见图9，行译码器140可以包括存储串译码单元142和存储串控制单元144。
[0077] 存储串译码单元142可以响应于检测信号DTVCC而输出具有第一码值（例如，‘000’）的译码信号RDC。
[0078] 存储串控制单元144可以响应于具有第一码值的译码信号RDC而输出信号GWLTOGND以将全局字线放电。
[0079] 当外部电压小于参考电压时，行译码器140可以响应于检测信号DTVCC而快速地将字线放电。因此，可以防止半导体存储器件发生故障。
[0080] 图10至图12是说明根据本发明的一个实施例的操作半导体存储器件的方法的流程图。图13是说明图11和图12的外部电压的第一阈值和第二阈值的图。
[0081] 参见图10，根据本发明的一个实施例的操作半导体存储器件的方法，可以首先检测外部电压，在步骤S310中，可以判断外部电压是否小于或等于第一阈值。当外部电压小于第一阈值时，可以在步骤S320中将检测信号激活。
[0082] 在步骤S330中，可以响应于激活的检测信号而将当前状态保持在忙碌状态。
[0083] 随后，在步骤S340中，可以响应于激活的检测信号而禁止产生将要输入到泵浦电路用以产生操作电路的操作电压的泵浦时钟，以及可以禁止产生将要输入到微控制器用以控制操作电路的微时钟。
[0084] 随后，当微时钟的产生被禁止时，可以在步骤S350中响应于激活的检测信号而将微控制器复位。
[0085] 随后，可以在步骤S360中响应于激活的检测信号而将全部的字线都放电。步骤S340至步骤S360可以称作放电操作。
[0086] 当在步骤S310中判断出外部电压超过第一阈值时，可以在步骤S370中执行正常操作。
[0087] 参见图11，在S320中将检测信号激活之后，可以在步骤S325中判断当前状态是否为忙碌状态。在当前状态为忙碌状态时，流程进行到步骤S330。
[0088] 在当前状态不是忙碌状态时，可以在步骤S335中判断外部电压是否小于或等于第二阈值。当外部电压小于第二阈值时，可以在步骤S380中将当前状态从忙碌状态改变成预备状态，由此当半导体存储器件保持在忙碌状态时会产生错误。当外部电压超过第二阈值时，流程进行到步骤S340，并且可以在步骤S340至S360执行放电操作。
[0089] 换言之，当外部电压小于第二阈值时，可以不执行放电操作（在步骤S340至S360），并且可以将当前状态改变成预备状态。当外部电压超过第二阈值而小于第一阈值时，可以在步骤S340至S360执行放电操作。
[0090] 此外，在图10的步骤S360之后，流程可以进行到步骤S335。
[0091] 参见图12，当在步骤S310中判断出外部电压小于第一阈值时，可以在步骤S315中判断外部电压的减小是否与突然的电力下降相对应。当外部电压在预定的时间段上减小了预定值或者更高时，可以判断出已经发生了突然的电力下降。
[0092] 当发生突然的电力下降时，流程进行到步骤S320。因此，可以在步骤S340至S360执行放电操作。在未发生突然的电力下降时，外部电压可以平稳地减小，因而可以在电力稳定时执行操作。结果，可以不执行放电操作（在步骤S340至S360），因为不会由于突然的电力下降而产生负作用。因此，在步骤S390中，可以用与现有的半导体存储器件大体相同的方式来关闭半导体存储器件的电源。
[0093] 参见图13，第二阈值可以小于第一阈值。
[0094] 第二阈值可以表示逻辑器件（逻辑门）开始检测外部电压作为逻辑低电平（或零电平）的电压。当外部电压小于第二阈值时，输入/输出焊盘的缓冲器可以检测出半导体存储器件的电压电平可以使芯片被复位。另外，预备/忙碌焊盘RBPAD可以自动地改变（增加）以将当前状态改变成预备状态。
[0095] 当检测信号由于外部电压小于参考电压而被激活时，可以将半导体存储器件保持在忙碌状态，可以将泵浦时钟的产生禁止以由此禁止通过泵浦电路产生操作电压，以及可以禁止产生微时钟以由此将微控制器复位。因此，当外部电压小于参考电压时，可以经由一系列的操作来防止发生故障。另外，当外部电压小于参考电压时，可以响应于检测信号而将字线快速地放电。因此，可以防止半导体存储器件发生故障。
[0096] 图14是说明将图10的微控制器复位的操作的流程图。
[0097] 首先，参见图14，当在步骤S350中将微控制器复位时，可以在步骤S352中将ROM数据改变成第一数据。全部的ROM数据可以都被复位成数据‘0’。
[0098] 随后，在步骤S354中，可以通过将编程计数器的寄存器复位来将编程计数器复位。
[0099] 最后，在步骤S356中，可以通过将ALU的标志值复位来将ALU复位。
[0100] 图15是根据本发明的一个实施例的存储系统的示意性框图。
[0101] 参见图15，根据本发明的一个实施例的存储系统600可以包括非易失性存储器件620和存储器控制器610。
[0102] 非易失性存储器件620可以被配置到上述的半导体存储器件中，并且可以通过上述方法来操作以与存储器控制器610兼容。存储器控制器610可以被配置成控制非易失性存储器件620。具有上述配置的存储系统600可以是结合非易失性存储器件620和存储器控制器610的存储卡或固态盘（SSD）。SRAM611可以起到CPU612的操作存储器的作用。主机接口613可以包括与存储系统600耦接的主机的数据交换协议。ECC614可以检测并校正从非易失性存储器件620读取的数据中包括的错误。存储器接口615可以与非易失性存储器件620接口。CPU612可以执行用于存储器控制器610的数据交换的一般控制操作。
[0103] 尽管在图15中未示出，但是存储系统600还可以包括ROM（未示出），所述ROM储存与主机接口的码数据。另外，非易失性存储器件620可以是由多个快闪存储器芯片组成的多芯片封装。存储系统600可以被提供作为具有高可靠性和低错误率的储存媒介。根据本发明的一个实施例的快闪存储器件可以被提供在存储系统、诸如已经积极进行研究的半导体盘器件（固态盘（SSD））中。例如，当存储系统600是SSD时，存储器控制器610可以经由包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE的接口协议中的一种与外部（例如，主机）通信。
[0104] 图16是执行根据前述各种实施例的编程操作的融合式存储器件或融合式存储系统的示意性框图。例如，本发明的技术特点可以应用于OneNAND（一体式NAND）快闪存储器件700作为融合式存储器件。OneNAND快闪存储器件700可以包括主机接口（I/F）710、缓冲器RAM720、控制器730、寄存器740以及NAND快闪单元阵列750。主机接口710可以被配置成经由不同的协议与器件交换各种类型的信息。缓冲器RAM720可以具有用于驱动存储器件的内置码，或者暂时储存数据。控制器730可以被配置成响应于从外部给定的控制信号和命令来控制读取和编程操作以及每种状态。寄存器740可以被配置成将包括指令、地址以及限定系统操作环境的配置的数据储存在存储器件中。NAND快闪单元阵列750可以包括操作电路，所述操作电路包括非易失性存储器单元和页缓冲器。响应于来自主机的写入请求，OneNAND快闪存储器件700可以用前述的方式来编程数据。
[0105] 图17是包括根据本发明的一个实施例的快闪存储器件812的计算系统的示意性框图。
[0106] 根据本发明的一个实施例的计算系统800可以包括与系统总线860电耦接的微处理器（CPU）820、RAM830、用户接口840、调制解调器850（诸如基带芯片组）、以及存储系统810。另外，如果计算系统800是移动设备，则可以提供电池以将操作电压施加到计算系统
800。尽管在图8中未示出，但是计算系统800还可以包括应用芯片组、照相机图像处理器（CIS）或移动DRAM。存储系统810可以形成使用非易失性存储器来储存数据的固态驱动/盘（SSD）。存储系统810可以被提供作为融合式快闪存储器（例如，OneNAND快闪存储器）。
800。尽管在图8中未示出，但是计算系统800还可以包括应用芯片组、照相机图像处理器（CIS）或移动DRAM。存储系统810可以形成使用非易失性存储器来储存数据的固态驱动/盘（SSD）。存储系统810可以被提供作为融合式快闪存储器（例如，OneNAND快闪存储器）。
[0107] 根据本发明的实施例的半导体存储器件及其操作方法，当施加到半导体存储器件的电压突然下降时，可以顺序地执行操作终止过程，使得可以防止半导体存储器件发生故障。
[0108] 尽管以上已经描述了某些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的半导体存储器件和操作方法。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的半导体存储器件和操作方法。
[0110] 通过以上实施例可以看出，本申请提供了以下的技术方案。
[0111] 技术方案1.一种操作电路控制器件，包括：
[0112] 检测电路，所述检测电路被配置成将外部电压与参考电压进行比较，以及当所述外部电压小于所述参考电压时激活检测信号；
[0113] 控制逻辑，所述控制逻辑被配置成响应于所述检测信号而将操作电路保持在忙碌状态；
[0114] 控制信号发生电路，所述控制信号发生电路被配置成响应于所述检测信号而产生第一控制信号和第二控制信号；
[0115] 泵浦时钟发生电路，所述泵浦时钟发生电路被配置成产生要输入到泵浦电路的泵浦时钟，以产生所述操作电路的操作电压，其中，所述泵浦时钟发生电路被配置成响应于所述第一控制信号而被禁止；
[0116] 微时钟发生电路，所述微时钟发生电路被配置成产生微时钟，其中，所述微时钟发生电路被配置成响应于所述第一控制信号而被禁止；以及
[0117] 微控制器，所述微控制器被配置成响应于所述微时钟而控制所述操作电路，其中，所述微控制器被配置成当所述微时钟发生电路被禁止时响应于所述第二控制信号而被复位。
[0118] 技术方案2.如技术方案1所述的操作电路控制器件，其中，所述第一控制信号是时钟禁止信号，所述第二控制信号是用于将所述微控制器的指令译码器放电的信号。
[0119] 技术方案3.如技术方案1所述的操作电路控制器件，其中，所述控制信号发生电路被配置成响应于所述检测信号而产生第三控制信号。
[0120] 技术方案4.如技术方案3所述的操作电路控制器件，其中，所述第三控制信号是用于通过所述泵浦时钟发生电路来产生泵浦时钟的时钟使能信号。
[0121] 技术方案5.如技术方案1所述的操作电路控制器件，其中，所述微控制器包括：
[0122] 只读存储器，所述只读存储器被配置成响应于所述第二控制信号而将内部数据复位；
[0123] 编程计数器，所述编程计数器被配置成响应于所述第二控制信号而将寄存器复位；
[0124] 算术逻辑单元，所述算术逻辑单元被配置成响应于所述第二控制信号而将标志值复位；以及
[0125] 指令译码器，所述指令译码器被配置成当所述只读存储器的内部数据、所述编程计数器的寄存器以及所述算术逻辑单元的标志值被复位时而被复位。
[0126] 技术方案6.如技术方案5所述的操作电路控制器件，其中，所述微控制器包括时钟分频器电路，所述时钟分频器电路被配置成响应于所述微时钟而输出相位时钟信号，所述相位时钟信号能够被所述只读存储器、所述编程计数器、所述算术逻辑单元以及所述指令译码器接收。
[0127] 技术方案7.一种半导体存储器件，包括：
[0128] 存储器阵列，所述存储器阵列包括与字线耦接的存储器单元；
[0129] 操作电路，所述操作电路被配置成对所述存储器单元执行操作；以及
[0130] 控制电路，所述控制电路被配置成将外部电压与参考电压进行比较，以及当所述外部电压小于所述参考电压时控制所述操作电路以终止所述操作。
[0131] 技术方案8.如技术方案7所述的半导体存储器件，其中，所述控制电路包括：
[0132] 检测单元，所述检测单元被配置成将所述外部电压与所述参考电压进行比较，以及当所述外部电压小于所述参考电压时激活检测信号；
[0133] 控制逻辑单元，所述控制逻辑单元被配置成响应于所述检测信号而将所述半导体存储器件的当前状态保持在忙碌状态；
[0134] 控制信号发生单元，所述控制信号发生单元被配置成响应于所述检测信号而产生第一控制信号和第二控制信号；
[0135] 泵浦时钟发生单元，所述泵浦时钟发生单元被配置成产生要输入到泵浦电路的泵浦时钟，以产生所述半导体存储器件的操作电压，其中，所述泵浦时钟发生单元被配置成响应于所述第一控制信号而被禁止；
[0136] 微时钟发生单元，所述微时钟发生单元被配置成产生微时钟，其中，所述微时钟发生单元被配置成响应于所述第一控制信号而被禁止；以及
[0137] 微控制器，所述微控制器被配置成响应于所述微时钟而控制所述半导体存储器件，其中，所述微控制器被配置成在所述微时钟发生单元被禁止时响应于所述第二控制信号而被复位。
[0138] 技术方案9.如技术方案8所述的半导体存储器件，其中，所述微控制器包括：
[0139] 只读存储器，所述只读存储器被配置成响应于所述第二控制信号而将内部数据复位；
[0140] 编程计数器，所述编程计数器被配置成响应于所述第二控制信号而将寄存器复位；
[0141] 算术逻辑单元，所述算术逻辑单元被配置成响应于所述第二控制信号而将标志值复位；以及
[0142] 指令译码器，所述指令译码器被配置成在所述只读存储器的内部数据、所述编程计数器的寄存器以及所述算术逻辑单元的标志值被复位时而被复位。
[0143] 技术方案10.如技术方案7所述的半导体存储器件，其中，所述操作电路包括行译码器，以及
[0144] 所述行译码器被配置成：当所述外部电压小于所述参考电压时，响应于所述控制电路的检测信号而将与所述存储器单元耦接的字线放电。
[0145] 技术方案11.如技术方案10所述的半导体存储器件，其中，所述行译码器包括：
[0146] 存储串译码单元，所述存储串译码单元被配置成响应于所述检测信号而输出具有第一码值的译码信号；以及
[0147] 存储串控制单元，所述存储串控制单元被配置成响应于具有所述第一码值的所述译码信号而将所述字线放电。
[0148] 技术方案12.一种操作半导体存储器件的方法，所述方法包括以下步骤：
[0149] 当外部电压小于第一阈值时激活检测信号；
[0150] 响应于所述检测信号而将当前状态保持在忙碌状态；
[0151] 响应于所述检测信号而禁止产生要输入到泵浦电路的用以产生操作电路的操作电压的泵浦时钟，以及禁止产生要输入到微控制器的用以控制所述操作电路的微时钟；
[0152] 当所述微时钟的产生被禁止时，响应于所述检测信号而将所述微控制器复位；以及
[0153] 响应于所述检测信号而将全部的字线都放电。
[0154] 技术方案13.如技术方案12所述的方法，还包括以下步骤：在激活所述检测信号之后，当所述外部电压小于第二阈值时，将所述当前状态改变成预备状态。
[0155] 技术方案14.如技术方案13所述的方法，其中，所述第二阈值是逻辑器件开始检测所述外部电压作为逻辑低电平的电压。
[0156] 技术方案15.如技术方案12所述的方法，其中，将所述微控制器复位包括以下步骤：
[0157] 将只读存储器数据改变成第一数据；
[0158] 将编程计数器复位；以及
[0159] 将算术逻辑单元复位。
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