技术领域
[0001] 本
发明属于信息处理技术领域，更具体地，涉及一种多通道高速脉冲计数系统及计数方法。
背景技术
[0002] 高速脉冲
信号是惯性测量组合一种常见的输出方式，高速脉冲信号采集的
精度直接影响到惯组测量组合的精度，随着脉冲信号
频率的不断提升，传统的计数方式精度和可靠性都难以达到要求，发明一种精度高、简便可靠的计数方式日益重要。
发明内容
[0003] 针对
现有技术的以上
缺陷或改进需求，本发明提供了一种多通道高速脉冲计数系统及计数方法，采取一种软
硬件结合的同步计数方式实现多通道高速脉冲信号的采集和计数，主体部分采用可编程逻辑程序实现，能够有效的提高计数精度和可靠性，大大简化了
硬件实现方式，降低了实现成本。
[0004] 为实现上述目的，按照本发明的一个方面，提供了一种多通道高速脉冲计数方法，包括以下步骤：
[0005] S1：对高速
时钟信号进行分频，生成分频时钟信号；在高速时钟信号的上升沿将其与分频时钟信号进行同步、微分，生成定时中断信号；
[0006] S2：将高速时钟信号的下降沿与高速脉冲信号进行同步、微分，将同步、微分后的信号作为计数
输入信号；
[0007] S3：对计数输入信号进行累加计数，得到高速脉冲信号的计数值；利用定时中断信号的下降沿对计数值进行
锁存。
[0008] 优选的，上述多通道高速脉冲计数方法，还包括以下步骤：
[0009] S4：利用定时中断信号的上升沿触发定时中断，读取计数值并累加换算；
[0010] S5：按照预设的读取周期显示并存储脉冲计数结果。
[0011] 优选的，上述多通道高速脉冲计数方法，步骤S2之前还包括对高速脉冲信号进行隔离和整形的步骤。
[0012] 按照本发明的另一个方面，提供了一种多通道高速脉冲计数系统，包括时钟子系统和CPLD子系统；
[0013] 时钟子系统用于产生时钟信号，为高速脉冲计数提供时间基准；
[0014] CPLD子系统用于实现多组高速脉冲信号的同步处理和计数，并用于产生定时中断信号；
[0015] CPLD子系统包括相连的计数模
块和中断模块，所述计数模块和中断模块均与CPLD子系统相连；
[0016] 计数模块用于根据时钟信号对多组高速脉冲信号进行同步处理和计数；中断模块用于根据时钟信号生成定时中断信号并发送至计数模块。
[0017] 优选的，上述多通道高速脉冲计数系统，还包括计算机子系统，计数模块和中断模块均与所述计算机子系统相连；
[0018] 计算机子系统用于根据定时中断信号周期性地读取计数模块产生的计数结果，换算成单位时间内的脉冲数并进行显示。
[0019] 优选的，上述多通道高速脉冲计数系统，其中断模块包括依次相连的比较器、触发器D1、触发器D2、触发器D3、二输入与
门Y1和触发器D4；比较器用于将高速时钟信号进行分频，生成分频时钟信号；触发器D1、触发器D2、触发器D3、触发器D4和二输入与门Y1用于在高速时钟信号的上升沿将其与分频时钟信号进行同步、微分，生成定时中断信号；
[0020] 计数模块包括加法器，以及依次相连的触发器D5、触发器D6、二输入与门Y2、触发器D7、选择器、计数器和锁存器，触发器D5、触发器D6、触发器D7和二输入与门Y2用于将高速时钟信号的下降沿与高速脉冲信号进行同步、微分，生成计数输入信号；加法器的第一输入端与计数器的输出端相连，用于接收高速脉冲信号，其第二输入端为计数单位值1，其输出端与计数器的输入端相连；加法器和计数器用于对计数输入信号进行累加计数，得到高速脉冲信号的计数值；锁存器用于利用定时中断信号的下降沿对计数值进行锁存。
[0021] 优选的，上述多通道高速脉冲计数系统，其CPLD子系统还包括用于系统复位的二输入与门Y3，二输入与门Y3的第一输入端用于接收硬件复位信号，第二输入端用于接收
软件复位信号，其输出端与触发器D1、触发器D2、触发器D4、触发器D5、触发器D6、计数器和锁存器的复位端相连。
[0022] 优选的，上述多通道高速脉冲计数系统，还包括与计数模块相连的脉冲输入子系统，用于对高速脉冲信号进行隔离整形；
[0023] 脉冲输入子系统包括隔离模块和整形模块，隔离模块用于将高速脉冲信号与CPLD子系统进行隔离，保证CPLD子系统工作的
稳定性，不受外部信号干扰；
[0024] 整形模块用于对隔离后的高速脉冲信号进行整形，将不规则的
波形整形为方波。
[0025] 优选的，上述多通道高速脉冲计数系统，还包括电源子系统，电源子系统用于分别为隔离模块、整形模块、时钟子系统、CPLD子系统提供工作电源。
[0026] 优选的，上述多通道高速脉冲计数系统，其时钟子系统采用高精度
温度补偿
石英晶体振荡器实现；隔离模块采用高速光电
耦合器OC5601实现；整形模块采用六通道施密特
反相器SN74LVC14AD实现。
[0027] 总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
[0028] (1)本发明提供的多通道高速脉冲计数系统及计数方法，采取一种软硬件结合的同步计数方式实现多通道高速脉冲信号的采集和计数，主体部分采用CPLD可编程逻辑程序实现，可以实现不少于36个通道高速脉冲信号的同时采集；同时采取将脉冲输入信号、定时中断信号分别同步到系统时钟信号的下降沿和上升沿，将计数值锁存和读取操作分别同步到定时中断信号的下降沿和上升沿，有效避免计数、锁存、读数之间的时序不匹配导致信号边沿重合，进而导致计数出错的情况。同时采用双D触发器对输入的脉冲信号进行同步采集，能滤除脉宽不大于1个时钟周期的
干扰信号，能够有效的提高计数精度和可靠性，大大简化了硬件实现方式，降低了实现成本。
[0029] (2)本发明提供的多通道高速脉冲计数系统及计数方法，采用隔离
电路额整形电路对高速脉冲信号进行处理，实现高速脉冲信号与CPLD子系统之间的隔离，保证CPLD子系统稳定工作，不受外部信号干扰，整形模块用于对隔离后的高速脉冲信号进行整形，将不规则的波形整形为方波，有效的提高计数精度和可靠性。
附图说明
[0030] 图1为本发明提供的多通道高速脉冲计数系统的总体
框图；
[0031] 图2为本发明提供的多通道高速脉冲计数系统中的隔离子系统和整形子系统的电路图；
[0032] 图3为本发明提供的多通道高速脉冲计数系统中的时钟子系统的电路图；
[0033] 图4为本发明提供的多通道高速脉冲计数系统中的CPLD子系统计数逻辑框图；
[0034] 图5为本发明提供的多通道高速脉冲计数系统中的计算机子系统数据读取框图。
具体实施方式
[0035] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及
实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0036] 图1为本发明提供的多通道高速脉冲计数系统的总体框图；如图1所示，本发明提供的多通道高速脉冲计数系统，包括时钟子系统、CPLD子系统、计算机子系统、电源子系统和多个脉冲输入子系统；多个脉冲输入子系统、时钟子系统和计算机子系统均与CPLD子系统相连；
[0037] 高速脉冲信号N分别输入到相应的脉冲输入子系统N(0
[0038] 整形模块用于对隔离后的高速脉冲信号进行整形，将不规则的波形整形为方波；整形模块采用反相
施密特触发器进行信号整形。
[0039] 时钟子系统用于产生时钟信号，为高速脉冲计数提供时间基准，采用高精度温度补偿石英
晶体振荡器实现。
[0040] CPLD子系统采用VHDL硬件编程语言实现，运行脉冲同步、计数、中断发生及结果锁存程序，用于实现多组高速脉冲信号的同步处理和计数，并用于产生定时中断以使计算机子系统读取计数结果；CPLD子系统包括计数模块和中断模块，计数模块分别与时钟子系统、整形模块和计算机子系统相连，用于根据时钟信号对高速脉冲信号进行同步处理和计数；中断模块分别与时钟子系统和计算机子系统相连，用于根据时钟信号生成定时中断信号并分别发送至计数模块和计算机子系统。
[0041] 计算机子系统与CPLD子系统之间通过总线连接，用于根据定时中断信号周期性地从计数模块中读取计数结果，换算成单位时间内的脉冲数并进行显示；计算机子系统为X86架构的计算机，采用C语言实现。
[0042] 电源子系统用于分别为隔离模块、整形模块、时钟子系统、CPLD子系统提供工作电源；电源子系统将外围提供的5V电源转化为3.3V电源，供隔离模块、整形模块、时钟子系统、CPLD子系统使用。
[0043] 图2为本发明提供的多通道高速脉冲计数系统中的隔离子系统和整形子系统原理图；隔离模块采用高速光电耦合器OC5601作为隔离器件，该光耦由GaAlAs发光
二极管和与之耦合的光敏放大电路构成，典型输入
电流为10mA，输入正向压降不大于1.9V，电流传输比(CTR)不小于100％，绝缘
电阻不小于10GΩ，传输速率不低于5M Bd。来自外部的脉冲信号NΦ通过电阻R4094和R4095限流后进入高速光电耦合器D417，电阻R4094和R4095的阻值可以根据NΦ的幅值进行调整，保证输入光耦的电流在8～15mA以内。光耦采用5V供电，发射极输出，低电平有效。整形模块采用六通道施密特反相器D429A，将不规则的脉冲波形整形成为标准脉冲方波，其输出高电平为3.3V，低电平为0V。
[0044] 图3为本发明提供的多通道高速脉冲计数系统中的时钟子系统原理图；时钟子系统用于产生高速时钟信号，为高速脉冲计数提供时间基准；时钟子系统采用高精度温度补偿石英晶体振荡器JZC550-4.096-V3-B5-E，其频率为4.096MHz，精度为±2ppm，温度稳定性为±3ppm，根据计数频率的需要，也可适当提高或者降低振荡器频率。采用匹配电阻R3018及六通道施密特反相器SN74LVC14AD缓冲、整形后，输出两路时钟信号CLK1和CLK2，一路输出给CPLD子系统中的计数模块，供其计数使用；另一路输出至中断模块，供其分频使用。
[0045] 图4为本发明提供的多通道高速脉冲计数系统中的CPLD子系统计数逻辑框图；中断模块包括依次连接的比较器、触发器D1、触发器D2、触发器D3、二输入与门Y1和触发器D4；高速时钟信号从比较器的输入端A输入，与从输入端B输入的16进制4FFF进行比较，比较器的输出端与触发器D1的设置端相连，高速时钟信号分别输入触发器D1、触发器D2、触发器D3和触发器D4的时钟端，触发器D1的输入端和输出端均与触发器D2的输入端相连，触发器D2的输出端分为两路，一路与触发器D3的输入端相连，另一路与二输入与门Y1的第一输入端相连，触发器D3的输出端与二输入与门Y1的第二输入端相连，二输入与门Y1的输出端与触发器D4的输入端相连，触发器D4的输出端与计数模块相连。
[0046] 高速时钟信号输入中断模块后，中断模块进行时钟信号同步处理，生成定时中断信号；具体过程如下：比较器将接收的4.096MHz时钟信号与16进制4FFF进行比较，将4.096MHz时钟信号分频为100Hz时钟信号，即得到10ms分频时钟信号；在高速时钟信号的上升沿采用触发器D1、D2、D3、D4及二输入与门Y1对高速时钟信号和10ms分频时钟信号进行同步、微分处理，生成定时中断信号(本实施例以10ms定时中断信号进行举例说明)；10ms定时中断信号分为两路，一路输出至计数模块，另一路输出至计算机子模块。
[0047] 计数模块包括触发器D5、触发器D6、触发器D7、二输入与门Y2、选择器、加法器、计数器、锁存器和
缓冲器，高速时钟信号输入触发器D5、触发器D6和触发器D7的时钟端，触发器D5的输入端用于接收高速脉冲信号，其输出端分为两路，一路与触发器D6的输入端相连，另一路与二输入与门Y2的第一输入端相连，触发器D6的输出端与二输入与门Y2的第二输入端相连，二输入与门Y2的输出端与触发器D7的输入端相连，触发器D7的输出端与选择器的第一输入端相连，选择器的第二输入端用于接收自检信号，其输出端与计数器的时钟端相连，计数器的输出端与锁存器的输入端相连，锁存器的时钟端与触发器D4的输出端相连，锁存器的输出端与缓冲器的输入端相连，缓冲器的输出端连接
数据总线；加法器的第一输入端与计数器的输出端相连，用于接收高速脉冲信号，其第二输入端为计数单位值1，表示在每个脉冲信号到来时加1。
[0048] 采用多个触发器D5、D6、D7及二输入与门Y2将时钟信号的下降沿与高速脉冲信号进行同步、微分，滤除脉宽不大于1个系统时钟周期的干扰信号，生成计数输入信号；选择器主要用于选择计数对象，除可对计数输入信号进行计数外，还可选择自检信号进行计数器自检，计数输入信号经选择器进行信号选择后输入到计数触发器(即图中4的计数器)中，触发后的计数输入信号送入加法器，由加法器对接收的计数输入信号进行累加计数，得到高速脉冲信号的数量；然后将计数结果送入锁存器中，中断模块将生成的10ms定时中断信号输入至锁存器，锁存器利用10ms定时中断信号的下降沿每隔10ms锁存计数结果；计数结果通过缓冲器缓冲后送入数据总线，等待计算机子系统进行读取；计算机子系统根据10ms定时中断信号的上升沿周期性地从数据总线中读取计数结果；同时还通过二输入与门Y3设计软件复位和硬件复位两种复位方式，二输入与门Y3的第一输入端用于接收硬件复位信号，第二输入端用于接收软件复位信号，其输出端与触发器D1、触发器D2、触发器D4、触发器D5、触发器D6、计数器和锁存器的复位端相连；在计数器开始工作前或必要时对整个CPLD子系统进行复位，使CPLD子系统恢复到初始状态。
[0049] 图5为本发明提供的多通道高速脉冲计数系统中的计算机子系统数据读取框图；计算机子系统运行通过C语言或C++语言编制的数据读取程序，对CPLD子系统的计数结果进行读取。数据读取程序启动后进行计数值存储变量初始化，然后打开10ms定时中断，接收CPLD子系统发来的10ms定时中断信号，中断发生后进入中断服务程序，从数据总线上读取本10ms周期内的计数结果，并按照量程进行换算、累加。当中断次数达到设定值时(本实施例以中断次数100次进行举例说明，中断次数可根据实际需要自行设定)，即计数时间达到
1s后，关闭定时中断，将计数累加结果显示，并存储在相关文件中。
[0050] 本发明实施例还提供了一种多通道高速脉冲信号计数方法，包括以下步骤：
[0051] S1：对高速脉冲信号进行隔离和整形，得到标准脉冲方波信号；
[0052] S2：对高速时钟信号进行分频，生成10ms分频时钟信号，在高速时钟信号的上升沿将其与10ms分频时钟信号进行同步、微分，生成10ms定时中断信号；
[0053] S3：将高速时钟信号的下降沿与标准脉冲方波信号进行同步、微分，将同步、微分后的信号作为计数输入信号；
[0054] S4：对计数输入信号进行累加计数，得到高速脉冲信号的计数值；利用10ms定时中断信号的下降沿每隔10ms对计数值进行锁存，并将其发送至数据总线上；
[0055] S5：接收10ms定时中断信号，利用10ms定时中断信号的上升沿触发定时中断，每隔10ms接收数据总线上的计数结果并累加换算；达到预设的读取周期1s后，关闭定时中断，显示并存储脉冲计数结果。
[0056] 本发明提供的一种多通道高速脉冲计数系统及计数方法，采取一种软硬件结合的同步计数方式实现多通道高速脉冲信号的采集和计数，主体部分采用可编程逻辑程序实现，采取将脉冲输入信号、定时中断信号分别同步到系统时钟信号的下降沿和上升沿，将计数值锁存和读取操作分别同步到定时中断信号的下降沿和上升沿，有效避免计数、锁存、读数之间的时序不匹配导致信号边沿重合，进而导致计数出错的情况，本发明能够有效的提高计数精度和可靠性，大大简化了硬件实现方式，降低了实现成本。
[0057] 本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何
修改、等同替换和改进等，均应包含在本发明的保护范围之内。
