【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広帯域ＩＳＤＮに使用されるＡＴＭスイッチングシステムに係わり、特に、1ＰＶＣモードで行われるバーストデータの通信サービスに好適なＡＴＭスイッチングシステムに関する。

【０００２】

【従来の技術】広帯域ＩＳＤＮにおける通信サービスのモードとして、ＳＶＣ（Switchedvirtual connection）
モードとＰＶＣ（Permanent virtual connection）モードとがある。

【０００３】ＳＶＣモードは、呼設定（呼接続）時にＡ
ＴＭスイッチングシステム内で当該呼へＶＰＩ／ＶＣＩ
（Ｖｉｒｔｕａｌ ｐａｔｈ ｉｄｅｎｔｉｆｉｅｒ
／ Ｖｉｒｔｕａｌ ｃｈａｎｎｅｌ ｉｄｅｎｔｉｆ
ｉｅｒ）を付与し、ルーティング経路の確立と同時に当該呼のための帯域を確保するようにしている。 このため、ＳＶＣモードでは、ＡＴＭスイッチの各出力回線毎の流入セル量が所定の帯域内に収まっており、各出力回線対応に設ける出力セルバッファの記憶容量は比較的小容量で済む１が、同一宛先への呼が集中するような2場合、セルを蓄積して交換するバッファの記憶容量がオーバーして、一部の3セルを廃棄しなければならない状態が起こりうる。

【０００４】これに対して、ＰＶＣモードは、特定の通信端末間に予め固定的にＶＰＩ／ＶＣＩを割り当てておき、端末装置が随時に専用回線的に通信できるようにしたものである。 ＰＶＣモードの通信については、ＡＴＭ
スイッチングシステム内では、上記ＳＶＣモードで行っていたＶＰＩ／ＶＣＩ対応の帯域確保を省略しているため、同一出力回線に向かうＰＶＣモードの複数のバーストデータが同時にＡＴスイッチに入力された場合、上記出力回線と対をなすバッファメモリ中に出力回線の帯域を越えた過剰のＡＴＭセルが流入し、バッファ容量以上となった過剰セルは廃棄せざるを得ない状態に陥る。

【０００５】このようなセル廃棄を回避するためには、
例えば、同一出力方路の複数のバーストデータ発生に対処できる十分なバッファ容量を予め用意しておく方式、
あるいは、5ＰＶＣモード端末からのバーストデータの送信に先だって、その都度、データ経路上の各システムで必要な帯域を確保する方式が考えられる。

【０００６】

【発明が解決しようとする課題】然るに、端末装置のＲ
ＡＭやハードディスクから出力されるバーストデータは、１Ｍｂｉｔ〜１Ｇｂｉｔの量にも及ぶ場合があるため、ＡＴＭスイッチ内で複数のバーストデータに対処できるようなバッファ容量を予め用意する方式では、バッファメモリの容量が膨大なものとなってしまい、メモリの利用効率の点からみても実用的でない。

【０００７】また、6ＰＶＣモードのバーストデータ送信の都度、帯域を確保する方式では、帯域確保のための所要時間が無視できず、端末装置における通信の効率を低下させるという問題がある。 例えば、呼制御や帯域制御等の制御情報をプロセッサに集め、該プロセッサからの指令で各種の制御を行うようにしたＡＴＭスイッチングシステムを採用して、例えば、１０Ｍｂｉｔ程度のデータを１５０Ｍｂ／ｓ転送により１００ｍｓ以下で転送できる広帯域ＩＳＤＮを構成した場合、上述した帯域確保のための所要時間がデータ転送の所要時間を越え、帯域確保のためのオーバーヘッド時間がバーストデータ通信のボトルネックとなる場合がある。 上記オーバーヘッド時間はプロセッサの処理能力を上げることによって或る程度短縮できるが、このようなプロセッサ能力による改善には限界がある。

【０００８】本発明の目的は、バーストデータの通信に適した改良されたＡＴＭスイッチングシステムおよびＡ
ＴＭセル制御方式を提供することにある。

【０００９】本発明の他の目的は、各出力回線当りのバッファメモリ容量が比較的小容量で済み、ＰＶＣモードのバーストデータを効率良く通信できるようにしたＡＴ
ＭスイッチングシステムおよびＡＴＭセル制御方式を提供することにある。 77 0より7詳細には、本発明は8、
バーストデータの送受信に好適なＡＴＭセル転送方式9
を用いるＡＴＭスイッチングシステムにおいて6、9輻輳を回避して0バーストデータを効率よく通信できるようなＡＴＭスイッチングシステムおよびＡＴＭセル制御方式を提供することにある。 1また、バーストデータを構成するセルの一部が廃棄されることを2防止して、ＡＴ
Ｍスイッチングシステム内に無効セルが蓄積されたり3
しないバッファメモリ使用効率に優れたＡＴＭスイッチングシステムおよびＡＴＭセル制御方式を提供することにある。 そして、4セル廃棄にともなうバーストデータ送信元へのセル再送要求を5減らした輻輳制御が容易となるＡＴＭスイッチングシステムおよびＡＴＭセル制御方式を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため、本発明のＡＴＭスイッチングシステムおよびＡＴＭ
セル制御方式では、同一出力回線に向かう複数のバーストデータが時間的に重なってスイッチングシステムに流入してきた場合に、それぞれのバーストデータの先頭セル到着時に特定された１つまたは複数のバーストデータに属するセルのみを通過させ、他のバーストデータに属したセルは廃棄処理するように制御したことを特徴とする。

【００１１】ここで、セルの通過／廃棄の選択は、例えば、出力回線の帯域に余裕がある時に先頭セルが到着したバーストデータに関しては、それに属したセルを全て通過させ、帯域に余裕がない時に先頭セルが到着したバーストデータに関しては、それ属したセルを全て廃棄対象とする。

【００１２】更に詳述すると、例えば、出力回線対応に出力帯域の利用状況、あるいは他のバーストデータによる使用の有無を示す状態情報を記憶しておき、各バーストデータの先頭セルが到着した時点で上記状態情報に基づいて、もし、当該バーストデータについて伝送を許容できる状態にあれば、上記先頭セルのヘッダ情報の１部を通過許容バーストの識別情報として登録すると共に、
上記先頭セルをバッファメモリに一時的に蓄積しておく。 先頭セルの到着時点で、出力回線の帯域が当該バーストデータの伝送を許容できない状態にあれば、上記先頭セルは廃棄してしまう。 バーストの先頭以外のセルが到着した時は、該セルのヘッダが上記登録されたバースト識別情報を含むか否かによって、通過セルとするか廃棄セルとするかの判定を行う。 通過許容バーストの識別情報は、当該バーストの最終セルの処理時点で登録を抹消する。

【００１３】上記通過許容バーストの識別情報としては、バーストデータ先頭セルのヘッダ部に含まれる7セルの7ＰＶＣ識別情報、例えば、ＶＣＩ(Virtual channe
l identifier）、ＶＰＩ(Virtual path identifier)、
ＶＰＩとＶＣＩを結合した値、ＶＰＩの一部、ＶＣＩの一部、またはＶＰＩとＶＣＩを結合した値の一部を利用できる。

【００１４】本発明によれば、同一方路に向かう複数のバーストデータが時間的に重なって到着した場合でも、
バーストデータの先頭セル到着時点で当該バーストデータの通過許容の可否を決定し、通過を拒否したバーストデータについてはその後に到着するセルの全てを廃棄処理し、通過を許容したバーストデータについてはその後の到着セルの全てを通過できるようにしているため、輻輳によるセル廃棄が全てのバーストに波及することを回避でき、セル廃棄に起因して再送されるべきバーストデータの数を低減できる。

【００１５】また、本発明によれば、通過を拒否したバーストデータについてはその後に到着するセルの全てを廃棄処理するようにしているため、各出力回線対応に出力セルを一時的に蓄積するのに必要なバッファメモリの容量を小さくできる。

【００１６】

【発明の実施の形態】図１は、本発明を適用するＡＴＭ
スイッチングシステムまたはＡＴＭ交換機の全体構成の１例を示す。

【００１７】図において、Ｌ１−ｉ（ｉ＝１〜Ｎ）は入力ライン、Ｌ６−ｉ（ｉ＝１〜Ｎ）は出力ラインであり、これらのラインは光信号または電気信号の形で固定長パケット（ＡＴＭセル）を転送する。 ラインＬ１−ｉ
とＬ１−ｉとが対をなして、例えば、端末装置に接続される加入者回路（あるいは他のスイッチングシステムに接続される中継回路）を構成している。 １はスイッチ、
２−ｉ（ｉ＝１〜Ｎ）は各加入者回路毎に設けられた回線処理回路、３はラインＬ３とＬ４を介してスイッチ１
に接続され、制御バスＬ０を介して各回線処理部とスイッチ１に接続された制御回路である。

【００１８】入力ラインＬ１−１〜Ｌ１−Ｎから入力されたセルは、それぞれ回線処理回路２−１〜２−Ｎにおいて、システム構成に応じた光／電気変換、伝送フレーム終端、セル同期等の処理と、ヘッダ変換およびスイッチ１が必要とするルーティング情報の付加が行われる。

【００１９】回線処理回路２−ｉからラインＬ２−ｉを介してスイッチ１に入力されたセルは、ヘッダに付加されたルーティング情報に従って、ラインＬ５−１〜Ｌ５
−ＮおよびＬ４の何れかに振り分けられる。 ラインＬ５
−１〜Ｌ５−Ｎに出力されたセルは、回線処理回路２−
１〜２−Ｎでセル同期、伝送フレーム終端、電気／光変換等の処理を受けた後、それぞれ出力ラインＬ６−１〜
Ｌ６−Ｎへ出力される。

【００２０】スイッチ１は、呼処理制御用あるいは網管理用のセル（以下、制御用セルと言う）をラインＬ４に振り分け、制御回路３に転送する。 制御回路３は、制御バスＬ０を介してスイッチ１および回線処理回路２−１
〜２−Ｎを制御すると共に、上記制御バスＬ０を介してこれらの要素の情報を収集する。 上記制御回路３は、加入者回路に接続された端末装置、あるいは他のＡＴＭスイッチングシステムに伝送すべき制御情報を含むセル生成し、ラインＬ３に出力する。 このセルは、スイッチ１
によってラインＬ５−１〜Ｌ５−Ｎの何れかに振り分けられ、回線処理回路を通って、宛先の端末装置または他のＡＴＭスイッチングシステムに転送される。

【００２１】図２は、制御回路３の１実施例を示す。

【００２２】制御回路３は、制御信号処理回路３０と、
制御プロセサ３１と、メインメモリ３２とから構成されている。 ラインＬ４から入力された制御セルは、制御信号処理回路３０でメッセージに組立てられた後、制御バスＬ０を介して制御プロセサ３１に供給される。 制御プロセッサ３１は、制御信号処理回路３０から受け取ったメッセージの内容を解読し、必要な情報はメインメモリ３２に蓄え、必要に応じてスイッチ１や回線処理回路２
−１〜２−Ｎを制御するための指令を制御バスＬ０に出力する。 また、制御プロセサ３１が生成した他のＡＴＭ
スイッチングシステムまたは端末装置宛の制御情報を含むメッセージは、制御信号処理回路３０でセルに分割され、ラインＬ３に出力される。

【００２３】図３は、本発明によるＡＴＭスイッチの基本的な構成と動作を説明するための図である。

【００２４】ＡＴＭスイッチ１は、多重回路１１と、出力回線（ラインＬ５−１〜Ｌ５−Ｎ）対応に設けられた複数のキューフィルタ１２−ｉ（ｉ＝１〜Ｎ）、ＰＶＣ
割当回路１３−ｉ（ｉ＝１〜Ｎ）およびＦＩＦＯバッファ１４−ｉ（ｉ＝１〜Ｎ）から構成される。

【００２５】ラインＬ２−１〜Ｌ２−Ｎから並列的に入力されたセルは、多重回路１１でシリアルなセル列に変換された後、上記複数のキューフィルタ１２−１〜１２
−Ｎに並列的に供給される。 各キューフィルタ１２−ｉ
は、入力セルのルーティング情報に基づいて、上記入力セルが該キューフィルタと対応する出力回線Ｌ５−ｉに出力すべきセルか否かを判定し、出力対象となるセルだけを選択的にＰＶＣ割当回路１３−ｉに与える。 ＰＶＣ
割当回路１３−ｉは、後述する出力回線の空き帯域に応じたバーストセル制御動作を行い、入力セルを選択的にＦＩＦＯバッファ１４−ｉに供給する。 上記ＦＩＦＯバッファ１４−ｉに蓄積されたセルは、出力回線速度に合わせて出力回線Ｌ５−ｉに読み出される。

【００２６】上記スイッチ１では、ＳＶＣ（Swiched Vi
rtual Connection）モードとＰＶＣ（Permanent Virtua
l Connection）モードの２種類のサービスに対応することができる。

【００２７】ＳＶＣモードは、呼接続時にスイッチ１の出力回線Ｌ５−ｉ上の帯域を確保し、出力回線のもつ帯域を超えないように呼設定動作するものである。 この場合、仮に、入力ラインＬ２−１〜Ｌ２−Ｎのうちの複数のラインから同一の出力方路に集中してセルが入力されたとしても、これは一時的な現象であって、帯域が出力ラインＬ５−１〜Ｌ５−Ｎの回線速度を超えることはない。 従って、ＦＩＦＯバッファ１４−１〜１４−Ｎの容量が十分であれば、セルがバッファを溢れる確率を極めて小さくすることができ、ＰＶＣ割当回路１３−１〜１
３−Ｎによるセル流量の調節機能は必要でない。

【００２８】一方、ＰＶＣモードは、回線交換よりもデータ送信頻度が高く、比較的長い休止期間をおいて散発的に発生するバーストデータを転送するのに適した通信サービスであり、呼制御による時間の浪費、呼制御処理の頻度増大をさけるため、送受信端末間には常時固定的に呼を割り当てておくことによって、バーストデータ送信時の呼制御を制御回路３で行なわなくても済むようにしたサービス形態である。 ＰＶＣモードは、各バーストデータの送信が瞬間的であって、複数のバーストデータ送信が同一回線上で競合する確率が低いことを前提にしており、呼に対応した出力回線の帯域割付けは省略されている。

【００２９】ＰＶＣサービスの問題点は、例えば図３に示すように、複数の入力ラインＬ２−１、Ｌ２−Ｎから時間的に重なって入力されたバーストデータ、すなわち複数列の連続セルが同一の出力回線，例えばｌ５−１に向かう場合に、上記出力回線のＦＩＦＯバッファ１４１
−１に入力されるセルの量が出力帯域を超えてしまうことにある。

【００３０】一般に、ＦＩＦＯバッファ１４−１〜１４
−Ｎの容量は、それに入力されるセル量が出力回線の帯域の範囲内にあることを前提として設計されているため、ここに示した複数のバーストデータの同時発生のように、帯域を超えるセルの流入が一定時間継続した場合に対処できるとは限らない。 出力帯域を超えてセルが流入すると、ＦＩＦＯバッファが満杯となり、その後に到着したセルがバッファから溢れて廃棄される。 この場合、全てのバーストデータで後続セルの１部が廃棄されてしまうため、競合した複数のバーストデータの全てが不完全なものとなり、再送を余儀なくされる。

【００３１】上記現象に対処して、本発明では、競合した複数のバーストデータのうちの少なくとも１つについてはセルの廃棄を避け、完全な形でデータ転送できるように、ＦＩＦＯバッファへのセル入力を選択的に制御するためのＰＶＣ割当回路１３−ｉ（ｉ＝１〜Ｎ）を設けてある。

【００３２】本発明では、上記ＰＶＣ割当回路１３は、
ＰＶＣモードのバーストデータの先頭セルが到着した時、もし出力バッファの帯域に余裕があれば、上記バーストデータの識別子（ＰＶＣ）を通過許容バーストの識別情報として登録しておき、上記先頭セル、およびその後に到着する上記登録済の識別情報をもつバーストデータセルについては、出力バッファへの格納処理（通過処理）を行う。 もし、先頭セルの到着時に帯域の余裕がなければ、ＰＶＣを登録することなく先頭セルを廃棄し（バッファへの格納をしない）、その後に到着する未登録の識別子をもつバーストデータセルについても廃棄処理を行う。

【００３３】本発明の最も簡単な実施例では、同一の出力回線で複数のバーストデータが競合した場合、各ＶＣ
割当回路が、最先のバーストデータのみを通過させ、該バーストデータが通過し終わるまでは、後着の他のバーストデータのセルは全て廃棄処分するようにしている。
この場合、最先のバーストデータの先頭セル到着時に通過許容バースト識別情報として登録されたＰＶＣは、該バーストデータの最後のセルが到着した時点で登録を抹消され、該ＰＶＣが登録を抹消されるまでは、他のバーストデータのＰＶＣ登録は行われないため、通過許容バースト識別情報をもたない後着バーストデータの全てのセルが廃棄され、ＰＶＣ抹消後に先頭セルが到着したバーストデータが新たな通過許容バーストとなる。

【００３４】図３の例では、入力ラインＬ２−１とＬ２
−Ｎに同時期に到着した２つのバーストデータのうち、
先頭セルが先に到着したラインＬ２−１のバーストデータが通過権を獲得し、ＰＶＣ割当回路１３−１は、ラインＬ２−１のバーストデータセルを通し、ラインＬ２−
Ｎのバーストデータセルを全て廃棄するよう制御動作する。 本実施例によれば、先着のラインＬ２−１のバーストデータは、競合時に全てのセルがＦＩＦＯバッファを通過できるため、バーストデータが完全な形で転送され、再送を必要とするバーストデータを後着のラインＬ
２−Ｎのデータに局所化することができる。

【００３５】図４は、図３のスイッチに入力されるセルフォーマットの１例を示す。

【００３６】入力セルは、ヘッダ部４００と情報部４１
０とからなり、ヘッダ部４００は、セルが空が否かを示す空／閉フィールド４０１と、データ（バーストデータ）の先頭セルであることを示す開始表示フィールド４
０２と、データ（バーストデータ）の終了セルであることを示す終了表示フィールド４０３と、ルーティング情報である出力回線（出力キュー）を示すフィールド４０
４と、呼の識別情報であるＶＰＩ／ＶＣＩ（ＰＶＣ）フィールド４０５とからなっている。

【００３７】スイッチは、入力セルのヘッダ情報のうち、出力キュー番号４０４によって、このセルがどのキューフィルタ１２−１〜１２−Ｎに供給すべきか決定する。 フィールド４０２に開始表示（先頭セル）を示す情報が設定されている場合、ＰＶＣ割当回路１３−１〜１
３−Ｎは、他のバーストデータがバッファーを使用中でなければ、そのセルのフィールド４０５に含まれるＰＶ
Ｃの値を通過許容バーストデータの識別情報として記憶（登録）しておく。 尚、ＰＶＣの値としては、フィールド４０５に設定されているＶＣＩの値、ＶＰＩの値、Ｖ
ＰＩとＶＣＩとを一体化した値、あるいはこれらの値の一部を利用する。

【００３８】バーストデータを構成するセルのうち、先頭セル以外のセルが入力された場合は、ＰＶＣ割当回路１３−１〜１３−Ｎは、フィールド４０５が、先頭セル到着時に登録しておいた通過許容バーストデータの識別情報と同一の識別情報を含んでいるか否かを判定し、登録された識別情報と一致するセルのみを通過対象とし、
他は廃棄処理する。 フィールド４０３に終了表示（最終セル表示）を含むセルが到着すると、もし、このセル通過許容バーストの最終セルであれば、ＰＶＣ割当回路１
３−１〜１３−Ｎは、通過許容バーストデータの識別情報の登録を抹消し、その後に4は先頭セルが到着する4ので、この先頭セルに5対して上述した判定を行い他のバーストデータが出力バッファを通過可能な状態にする。

【００３９】図５は、図３におけるＰＶＣ割当回路１３
−ｉの１実施例を示す図である。

【００４０】ヘッダ解析回路１３１は、入力セルの空／
閉フィールド４０１、開始表示フィールド４０２、終了表示フィールド４０３、およびＰＶＣフィールド４０５
を分離出力する。

【００４１】空／閉表示フィールドが、空セルを示す値「０」を含む場合は、ＡＮＤ回路１３ｄは信号「０」を出力し、セレクタ１３ｅに空セルパターンを選択出力させる。 未使用／使用レジスタ１３８は、出力回線がバーストデータの伝送に使用中か否かを示す情報（出力回線の帯域に余裕があるか否かを示す情報）を格納するためのものであり、ＰＶＣレジスタ１３９は、現在出力回線を使用中のバーストデータのＰＶＣ（通過許容バーストデータの識別情報）を格納するためのものである。

【００４２】ＰＶＣ／ＳＶＣレジスタ１３ａは、このＰ
ＶＣ割付回路の処理するキューが、ＳＶＣモード用のものかＰＶＣモード用のものかを示す。 もし、上記レジスタがＳＶＣモード用に設定されていれば、ＰＶＣ／ＳＶ
Ｃレジスタ１３ａは信号「１」を出力し、ＯＲ回路１３
ｃに信号「１」を出力させ、空／閉表示フィールドが有効セルを示す「１」の時、ＡＮＤ回路１３ｄに信号「１」を出力させ、セレクタ１３ｅに入力セルをそのまま通過させる。 この場合、ＰＶＣ割付回路では、バーストデータの管理はせず、セルを素通しする。 ＰＶＣ／Ｓ
ＶＣレジスタ１３ａがＰＶＣモード用に設定されていれば、ＯＲ回路１３ｃは、ＡＮＤ回路１３３または１３５
の出力が「１」でなければ信号「１」を出力しない。 従って、この状態では、ＡＮＤ回路１３３または１３５の出力によってセル出力が制御される。

【００４３】上記ＰＶＣ／ＳＶＣレジスタ１３ａへのモードの設定は、制御回路３が制御バスＬ０、マイコンインタフェース回路１３ｂを介して行う。 例えば、各出力回線のＰＶＣ／ＳＶＣレジスタ１３ａに、初期状態としてＳＶＣモードを設定しておき、特定の出力回線に関してＰＶＣモードでのサービス運用が申請された時点で、
該当するＰＶＣ／ＳＶＣレジスタ１３ａをＰＶＣモードに変更する。

【００４４】次にＰＶＣ／ＳＶＣレジスタ１３ａがＰＶ
Ｃを示す場合の動作について詳述する。 入力セルが先頭セルを示している場合は、未使用／使用レジスタ１３８
が未使用中を示す信号「０」を出力し、入力セルの空／
閉表示フィールドが有効セルを示す「１」を示す場合に、ＡＮＤ回路１３３が信号「１」を出力する。 このとき、ＡＮＤ回路１３４が「０」出力（最終セルでない場合）の条件で、ＡＮＤ回路１３６は「１」出力し、ＯＲ
回路１３７でレジスタ１３８のロード入力ＬＤを「１」
にすることにより、未使用／使用レジスタ１３８を使用中の状態「１」に設定する。 また、このとき、ＰＶＣレジスタ１３９には、ヘッダ解析回路１３１から出力されたＰＶＣ値が設定される。 さらに、ＡＮＤ回路１３３の「１」出力は、ＯＲ回路１３ｃ、ＡＮＤ回路１３ｄを通して、セレクタ１３ｅに入力セルを選択出力させる。 この動作により、バーストデータの先頭セルが到着時にＰ
ＶＣの登録ができる。

【００４５】入力セルが開始表示を示しているときに、
未使用／使用レジスタ１３８がバーストデータ使用中を示す場合は、未使用／使用レジスタ１３８出力は「１」
であり、ＡＮＤ回路１３３は「０」を出力するため、未使用／使用レジスタ１３８への値の設定は行われない。
また、この場合、ＯＲ回路１３ｃを通しての入力セル選択出力制御動作は行われない。 この動作では、バーストデータの先頭セルが到着時に、もし、先着の他のバーストデータがバッファを使用中であれば、今回到着したバーストデータのＰＶＣ登録はできなくなることを示している。

【００４６】入力セルが最終セルの場合（フィールド４
０３が終了表示ありを示している）とき）は、空／閉表示フィールド４０１が有効セル有りを示す「１」を示し、未使用／使用レジスタ１３８が使用中を示す「１」
を出力し、ＰＶＣレジスタ１３９に登録されたＰＶＣがヘッダ解析回路１３１出力のＰＶＣと一致することを示す一致検出回路１３２の「１」出力がある場合に、ＡＮ
Ｄ回路１３４が「１」を出力する。 このとき、ＡＮＤ回路１３６は「０」を出力し、ＯＲ回路１３７は「１」を出力するため、未使用／使用レジスタ１３８は、未使用状態の「０」に設定される。 これにより、他の新たなバーストデータが到着した時、該バーストデータによるバッファの使用が可能な状態となる。

【００４７】入力セルが有効セルであり、未使用／使用レジスタ１３８が使用状態を示し、ＰＶＣレジスタ１３
９の値と入力セルのＰＶＣ値が一致する場合には、ＡＮ
Ｄ回路１３５が「１」を出力し、ＯＲ回路１３ｃ、ＡＮ
Ｄ回路１３ｄを通して、セレクタ１３ｅに入力セルを選択出力させる。 この制御により、使用中のＰＶＣのセルが到着すれば、セルが通過可能となる。

【００４８】図３では、１つの出力回路に同時には１つのバーストデータしか通さない場合を示したが、例えば、バーストデータの最大帯域が１０Ｍｂ／ｓで、出力回線の帯域が１５０Ｍｂ／ｓであれば、１つの出力回線に同時に１５個のバーストデータを通すことができる。

【００４９】図６は、１つの出力回線に複数のバーストデータを通すことが可能なＡＴＭスイッチの構成の１例を示す。

【００５０】この例では、１つの出力回線、例えば、出力ラインＬ１５−１に対して、複数のキューフィルタ１
２−１１〜１２−１ｍと、複数のＰＶＣ割当回路１３−
１１〜１３−１ｍと、複数のＦＩＦＯバッファ１４−１
１〜１４−１ｍと、１つのセレクタ１５−１と、該セレクタに接続された帯域制御テーブル１６−１とを設けてある。

【００５１】各ＰＶＣ割当回路は、同時には１つのバーストデータしか通さないが、１つの出力回線に複数組のＰＶＣ割当回路が搭載されているため、各出力回線で同時にｍ個までのバーストデータを通すことができる。 帯域制御テーブル１６−１は、出力タイミングカウンタ１
７から出力されるタイミング信号に対応したキュー番号（ＦＩＦＯバッファ番号）を出力し、セレクタ１５−１
に、ＦＩＦＯバッファ１４−１１〜１４−１ｍのうちから上記キュー番号に対応するＦＩＦＯバッファを選択させる。

【００５２】この構成では、例えば、特定のＰＶＣ割当回路１３−１１のみをＳＶＣモードに設定し、他のＰＶ
Ｃ割当回路１３−１２〜１３−１ｍをＰＶＣモードに設定すると、上記特定のＰＶＣ割当回路１３−１１に接続されたＦＩＦＯバッファ１４−１１にはＳＶＣモード専用のセルが供給され、帯域制御テーブル１６−１で割り当てられた帯域でセルが出力され、残りの帯域は、ｍ−
１個のバーストデータの帯域に割り当てることができる。 したがって、１つの出力回線に違うサービスの呼のセルを通すことが可能となる。

【００５３】図６の例では、各出力回線に、物理的に分離した形で複数のキューを設けた構成を示していたが、
多数のキューを個別に独立して設ける構成はバッファメモリの分割損が大きく、ハードウェア実現上の不利益となる。

【００５４】図７〜図９は、上記図６と機能的に等価な、共通バッファを採用したスイッチ構成の１例を示す。

【００５５】図７において、ＡＴＭスイッチは、多重回路１１と、共通バッファ１８と、分離回路１９と、バッファ制御回路１０とから構成される。

【００５６】各入力ラインＬ２−１〜Ｌ２−Ｎから並列的に入力されたセルは、多重回路１１で時分割多重され、シリアルなセル列となって共通バッファ１８に入力される。 バッファ制御回路１０は、多重回路１１から信号線Ｌ１４に出力されたセルのヘッダ部を解析し、セルをリンクすべきリスト構造のアドレスを求め、これを共通バッファに書き込みアドレスとして与える。 また、上記バッファ制御回路１０は、出力回線Ｌ５−１〜Ｌ５−
Ｎへのセル出力に同期した所定のタイミングで、共通バッファ１８に読み出しアドレスを与え、共通バッファ１
８からセルを読み出す。 分離回路１９は、共通バッファ１８から読み出されたセルを出力ラインＬ５−１〜Ｌ５
−Ｎに周期的に振り分ける。

【００５７】図８は、図７におけるバッファ制御回路１
０の１実施例を示す図である。

【００５８】入力セルのヘッダ部は、ラインＬ１４を介してＰＶＣ割当回路１０７に入力される。 上記ＰＶＣ割当回路１０７は、通過を許可されたバーストデータの識別子登録（ＰＶＣの割当）処理と、通過不許可バーストデータのセル廃棄処理のための制御動作を行う。 また、
上記ＰＶＣ割当回路１０７は、出力キュー番号をラインＬ１００に出力し、書き込みイネーブル信号をラインＬ
１５２に出力する。 これにより、書き込みアドレスメモリ（ＷＡＲＡＭ）１０１から、キュー番号に対応する書き込みアドレスが読み出され、ラインＬ１５０に出力される。

【００５９】１０３は、共通バッファ１８（図７）内に形成される複数のキューにおいて、それぞれのキューで次にアクセスすべきレコード（セルデータ）を示すポインタアドレス（書き込みアドレス、または読み出しアドレス）を記憶するための次アドレスメモリである。

【００６０】入力セルの書き込みサイクルにおいては、
空アドレスを格納しているアドレスキューであるＦＩＦ
Ｏ１０４の先頭から未使用アドレスが出力され、書き込みアドレスメモリＷＡＲＡＭ１０１と次アドレスメモリ１０３にそれぞれデータ（次アドレス）として供給される。 上記書き込みアドレスメモリＷＡＲＡＭ１０１は、
キュー番号と対応する複数のレコード記憶位置をもっている。 今、書き込みアドレスメモリＷＡＲＡＭ１０１
は、ＰＶＣ割当回路によって入力セルのヘッダ部から抽出されたキュー番号でアドレスされており、上記キュー番号と対応するメモリ位置から前回記憶しておいた次アドレスが読み出され、これに代わって、上記記憶位置に上記ＦＩＦＯ１０４から取り出した空きアドレスが新たな次アドレスとして記憶される。

【００６１】上記空きアドレス（次アドレス）を記憶させるための次アドレスメモリ１０３は、書き込みアドレスＷＡとして、上記書き込みアドレスメモリＷＡＲＡＭ
１０１から出力された前回記憶しておいた次アドレスが与えられる。 上記書き込みアドレスＷＡは、図７に示した共通バッファ１８への入力セルの書き込みアドレスとしても使用されており、結果的に、入力セルと次アドレスとが対をなす形で、共通バッファメモリ１８と次アドレスメモリ１０３にそれぞれ記憶されることになる。

【００６２】従って、今回記憶したセルと同一のキュー番号をもつセルがその後に到着した場合に、キュー番号でアドレスして書き込みアドレスメモリＷＡＲＡＭ１０
１から出力した次アドレスを書き込みアドレスＷＡとして、入力セルを共通バッファ１８に書き込むと、この入力セルの共通バッファ内におけるメモリ位置は、前回の入力セルと対をなして次アドレスメモリ１０３に記憶されたアドレスと一致しており、同一キュー番号をもつセルレコードが、次アドレスメモリに記憶された次アドレスによって次々とリンクされたリスト構造となっている。

【００６３】共通バッファ１８からのセル読み出しサイクルでは、出力タイミングカウンタ１０６から与えられたタイミングに応答して、帯域制御テーブル１０５からアクセス（読み出し）すべきキュー番号が出力される。

【００６４】セル有無検出回路１０８は、例えば、キュー番号と対応した複数のカウンタエリアからなり、共通バッファへのセルデータ書き込み時に、入力セルのキュー番号と対応するカウンタエリアのカウント値をインクリメント動作し、共通バッファからのセルデータ読み出し時に、帯域制御テーブルから与えられたキュー番号と対応するカウントエリアのカウント値をチェックし、共通バッファ内の該当キューにセルが存在するか否かを判定するための回路である。 上記セル有無検出回路１０８
は、ラインＬ１０３からセル読み出しすべきキュー番号を入力すると、そのキューにセルが存在すれば読み出しイネーブル信号を出力し、カウント値をデクリメント動作する。

【００６５】１０２は、キュー番号と対応して次読み出しアドレスを記憶するための複数の記憶エリアを有し、
読み出しイネーブル信号が「１」のとき、ラインＬ１０
３から指定されたキュー番号に対応する記憶エリアから次読み出しアドレスを出力する読み出しアドレスメモリ（ＲＡＲＡＭ）である。 上記メモリ１０２から出力された読み出しアドレスは、ラインＬ１５１を介して、次アドレスメモリ１０３と共通バッファ１８に読み出しアドレスＲＡとして与えられる。 これによって、共通バッファ１８の上記キュー番号と対応するキューから１つのセルデータが読み出され、これと同期して、次アドレスメモリ１０３から次アドレスが読み出される。 上記次読み出しアドレスは、読み出しアドレスメモリ１０２の上記キュー番号と対応する記憶エリアに記憶され、次回に同一キュー番号のキューをアクセスする時の読み出しアドレスとなる。 尚、読み出しアドレスメモリ１０２からラインＬ１５１に読み出されたアドレスＲＡは、用済みとなるため、未使用アドレスとして空アドレスＦＩＦＯ１
０４に格納される。

【００６６】帯域制御テーブル１０５は、例えば図１３
に示すように、スイッチ１の出力回線（出力ポート）数Ｎに等しい数のレコードエリアを有し、それぞれのレコードエリアに読み出し許可／禁止情報とキュー番号情報（ＲＡＲＡＭアドレスに対応する）を格納するようになっている。 上記帯域制御テーブル１０５に、図８に示した出力タイミングカウンタ１０６で発生させた出力ポート番号をアドレスとして与えると、出力ポート番号と対応するレコードエリアから読み出し許可／禁止情報とキュー番号情報が読み出される。 読み出し許可／禁止情報が「禁止」を示している場合は、上述した共通バッファからのセルの読み出し動作は行われない。 上記帯域制御テーブルの各レコードに内容は、制御装置３によって、
制御バスＬ０を介して設定される。

【００６７】図１３に示した帯域制御テーブルにおいて、異なる出力ポート番号で指定される２ヵ所以上のレコードエリアに同一のキュー番号を設定しておくと、同一キューからスイッチの複数の出力ポートへセルを出力することができ、上記キューから通常キューの２倍以上の速度でセルを出力できるようになる。 逆に、帯域制御テーブル内のレコード数を、例えば出力ポート数Ｎの４
倍にしておき、出力タイミングカウンタ１０６で１から４Ｎまでのポート番号を発生させ、帯域制御テーブルの１番目のアドレスにのみキュー番号「１」を書き込んでおくと、出力ポート１には、４回に１回だけキュー番号「１」のセルが読み出され、４分の１の帯域でセルを出力させることができる。 このように、帯域制御テーブルは、その内容の設定如何で、各キューからのセルの読み出し速度を制御でき、各キュー毎に帯域を制御することができる。

【００６８】図９は、図８におけるＰＶＣ割当回路１０
７の１実施例を示す図である。

【００６９】ヘッダ解析回路１３１'は、入力セルのヘッダ部から空／閉フィールド、開始表示フィールド、終了表示フィールド、ＰＶＣフィールド、キュー番号フィールドの内容を抽出する。 空／閉表示フィールドの信号が、空セルを示す「０」を出力している場合は、ＡＮＤ
回路１３ｄが「０」を出力し、共通バッファ１８への書き込みを禁止する。

【００７０】未使用／使用ＲＡＭ１３８'は、キュー番号毎にバーストデータの使用／未使用の情報を格納するためのＲＡＭである。 ＰＶＣ ＲＡＭ１３９'は、キュー番号毎に使用中のバーストデータのＰＶＣを格納するためのＲＡＭである。 また、ＰＶＣ／ＳＶＣ ＲＡＭ１
３ａ'は、キュー番号毎にＳＶＣモード用かＰＶＣモード用かを指定するためのものである。

【００７１】もし、ＳＶＣモード用に指定してあれば、
ＰＶＣ／ＳＶＣ ＲＡＭ１３ａ'が「１」を出力し、Ｏ
Ｒ回路１３ｃに「１」を出力させ、ＡＮＤ回路１３ｄに空／閉表示が有効セル有りを示す「１」を出力させ、入力セルを共通バッファ１８に書き込ませる。 従って、Ｐ
ＶＣ割付回路１０７は、バーストデータの管理はせずにセルの書き込み動作を行う。 ＰＶＣモード用に指定してあれば、ＡＮＤ回路１３３または１３５の出力が「１」
でなければ、ＯＲ回路１３ｃは「１」を出力しない。 従って、この場合は、ＡＮＤ回路１３３または１３５の出力がセル書き込みを制御する。 上記ＰＶＣ／ＳＶＣ Ｒ
ＡＭ１３ａ'へのモード設定は、制御回路３から制御バスＬ０、マイコンインタフェース回路１３ｂ'を介して行う。

【００７２】次に、ＰＶＣ／ＳＶＣ ＲＡＭ１３ａ'
が、入力セルのキュー番号に対してＰＶＣモードを指定している場合の動作について述べる。

【００７３】入力セルがバーストデータの先頭セルの場合（開始表示を示しているとき）は、未使用／使用ＲＡ
Ｍ１３８'が未使用中を示す「０」を出力し、空／閉表示が有効セル有りを示す「１」を示す場合に、ＡＮＤ回路１３３が「１」を出力する。 このとき、ＡＮＤ回路１
３４が「０」出力（終了表示が設定されていない場合の値）の条件でＡＮＤ回路１３６が「１」出力し、ＯＲ回路１３７でデータロードＬＤを「１」にする。 これにより、未使用／使用ＲＡＭ１３８'上で、入力セルのキュー番号と対応するレコードエリアに使用中を示す表示「１」が設定される。 また、このとき、ＰＶＣ ＲＡＭ
１３９'内の入力セルのキュー番号と対応するレコードエリアには、ヘッダ解析回路１３１'から出力されたＰ
ＶＣ値が設定される。 さらに、ＡＮＤ回路１３３の「１」出力は、ＯＲ回路１３ｃを通して、ＡＮＤ回路１
３ｄにセル書き込みイネーブルを出力させる。 この動作により、バーストデータの先頭セルが到着時にＰＶＣの登録ができる。

【００７４】入力セルが先頭セルであって、未使用／使用ＲＡＭ１３８'がバーストデータ使用中を示す場合には、未使用／使用ＲＡＭ１３８'出力は「１」であり、
ＡＮＤ回路１３３は「０」を出力する。 従って、未使用／使用ＲＡＭ１３８'への値の設定は行われず、また、
ＯＲ回路１３ｃを通して入力セルを共通バッファ１８に書き込む動作も行われない。 つまり、バーストデータの先頭セル到着時に既に他のバーストデータが出力回線を使用中の場合は、新たに到着したバーストデータのＰＶ
Ｃは通過許可の識別子登録がなされない。

【００７５】入力セルがバーストの最終セルの場合（終了表示を示しているとき）は、空／閉表示が有効セル有りを示す「１」を示し、未使用／使用ＲＡＭ１３８'が使用中を示す「１」を出力し、且つ、一致検出回路１３
２の出力が、ＰＶＣ ＲＡＭ１３９'に登録されたＰＶ
Ｃとヘッダ解析回路１３１'出力のＰＶＣとが一致することを示す「１」を出力した場合に、ＡＮＤ回路１３４
が「１」を出力する。 このとき、ＡＮＤ回路１３６は「０」を出力し、ＯＲ回路１３７は「１」を出力するため、未使用／使用ＲＡＭ１３８'内の入力セルのキュー番号と対応するレコードには、未使用状態を示す「０」
が設定される。 これにより、他のバーストデータが到着時に使用可能な状態となる。

【００７６】入力セルが、有効セルであり、未使用／使用ＲＡＭ１３８'が使用状態を示し、ＰＶＣ ＲＡＭ１
３９'の値と入力セルのＰＶＣ値が一致する場合には、
ＡＮＤ回路１３５が「１」を出力し、ＯＲ回路１３ｃを通して、ＡＮＤ回路１３ｄから書き込みイネーブル信号を出力させる。 この制御により、使用中のＰＶＣのセルが到着すれば、セルが通過可能となる。

【００７７】図５、および、図９に示したＰＶＣ割当回路は、１つのキューに１つのバーストデータしか通さない例を示したが、以下、１つのキューに複数のバーストデータを通す実施例について述べる。

【００７８】図１０は、図３または図６のＰＶＣ割当回路に代わる、各キューに複数のバーストデータを設定可能な実施例構造を示す。

【００７９】入力セルは、ヘッダ解析回路１３１で、空／閉、開始、終了、ＰＶＣの各フィールドが分離抽出され、空／閉表示フィールド信号が空セルを示す「０」を出力している場合は、ＡＮＤ回路１３ｄが「０」を出力し、セレクタ１３ｅに空セルパターンを出力させる。 Ｃ
ＡＭ（Content-addressable memory）１３ｆは、バーストデータのＰＶＣを登録するためのメモリであり、未使用アドレスＦＩＦＯ１３ｇは、ＣＡＭ１３ｆで使用されていないアドレスを蓄えるためのものである。 アップ／
ダウンカウンタ１３ｈは、登録されたバーストデータの個数をカウントするカウンタであり、比較回路１３ｉ
は、登録されたバーストデータの個数が所定の閾値を超えたかどうかを判断するためのもので、１つのキューに通すバーストデータの個数を閾値以下に抑える動作をする。

【００８０】ＰＶＣ／ＳＶＣレジスタ１３ａは、このＰ
ＶＣ割付回路の処理するキューが、ＳＶＣモード用かＰ
ＶＣモード用かを指定するためのもので、もし、ＳＶＣ
モードを指定している場合は、ＰＶＣ／ＳＶＣレジスタ１３ａは「１」を出力し、ＯＲ回路１３ｃ'に「１」を出力させ、空／閉表示が有効セル有りを示す「１」の状態でＡＮＤ回路１３ｄに「１」を出力させ、セレクタ１
３ｅに入力セルをそのまま通過させる。 従って、ＰＶＣ
割付回路では、バーストデータの管理はせず、セルを素通しする。 ＰＶＣ／ＳＶＣレジスタ１３ａがＰＶＣモードを指定している場合は、ＯＲ回路１３ｃ'は、ＡＮＤ
回路１３３'または１３４'の出力が「１」でなければ出力が「１」とならない。 従って、この場合は、ＡＮＤ
回路１３３'または１３４'の出力に応じてセル出力が制御される。 尚、ＰＶＣ／ＳＶＣレジスタ１３ａのモード設定は、制御回路３から、制御バスＬ０、マイコンインタフェース回路１３ｂを介して行う。

【００８１】次に、ＰＶＣ／ＳＶＣレジスタ１３ａがＰ
ＶＣモードを指定している場合の制御動作について述べる。 セル到着時に、ヘッダ解析回路１３１で抽出されたＰＶＣは、ＣＡＭ１３ｆにアドレスとして入力され、Ｃ
ＡＭ１３ｆから入力ＰＶＣと対応する通過許可の登録有無の判定結果が出力される。 登録有りの場合には、ＯＲ
回路１３ｃ'、ＡＮＤ回路１３ｄを通して、セレクタ１
３ｅに入力セルの選択指令が与えられる。

【００８２】入力セルがバーストデータの先頭セルの場合（開始表示を示している場合）は、ＣＡＭ１３ｆが未使用中を示す「０」を出力し、空／閉表示が有効セル有りを示す「１」を示し、比較回路１３ｉが「アップ／ダウンカウンタ１３ｈの値が閾値を超えていない」ことを示す場合に、ＡＮＤ回路１３３'が「１」を出力する。
このとき、未使用アドレスＦＩＦＯ１３ｇからアドレスを発生させ、ＣＡＭ１３ｆ上では、そのアドレスにＰＶ
Ｃを登録させ、アップ／ダウンカウンタ１３ｈの値をカウントアップする。 また、ＡＮＤ回路１３３'の「１」
出力は、ＯＲ回路１３ｃ'、ＡＮＤ回路１３ｄを通して、セレクタ１３ｅに入力セルを選択出力させる。 この動作により、バーストデータの先頭セルが到着時にＰＶ
Ｃの登録ができる。

【００８３】入力セルが先頭セルであって、アップ／ダウンカウンタ１３ｈの値が閾値を超えている場合には、
ＡＮＤ回路１３３'は「０」を出力する。 この場合は、
ＣＡＭ１３ｆにＰＶＣの登録は行われず、また、ＯＲ
回路１３ｃ'の出力による入力セル選択指令は行われない。 この動作では、バーストデータの先頭セルが到着した時、予め決められた個数の他のバーストデータが既に出力回路を使用中であれば、今回到着したバーストデータの通過は許可されず、ＰＶＣの登録動作ができなくなることを示している。

【００８４】入力セルが最終セルの場合（終了表示を示しているとき）は、空／閉表示が有効セル有りを示す「１」で、ＣＡＭ１３ｆからＰＶＣが登録済みであることを示す出力「１」がある場合に、ＡＮＤ回路１３４'
が「１」を出力する。 このとき、ＣＡＭ１３ｆ上の対応するＰＶＣが抹消され、上記ＰＶＣが登録されていたレコードのアドレスが、空きアドレスとして未使用アドレスＦＩＦＯ１３ｇに格納され、アップ／ダウンカウンタ１３ｈの値はカウントダウンされる。 これにより、通過済のバーストデータの登録ＰＶＣが抹消され、その後に到着する新たなバーストデータの登録が可能となる。

【００８５】アップ／ダウンカウンタが、通過許可バーストデータの識別情報の登録時に、バーストデータの帯域に応じた加算幅で加算動作を行い、識別情報の登録抹消時に帯域に応じた減算幅で減算動作を行うようにすると、帯域が異なる複数のバーストデータに対して、出力キューの帯域を超えない適切な通過許可制御が可能となる。 この場合、各バーストデータ毎に帯域情報を得る必要があるが、これは、例えば、ＰＶＣ毎の帯域値を示すテーブルを用意しておく方法や、セルを発生する端末装置や回線処理回路２−１〜２−Ｎに、バーストデータ先頭セルに帯域を示す情報を付加させる方法、等によって実現できる。

【００８６】図１１は、図１のＡＴＭスイッチングシステムにおける回線処理回路２−１〜２−Ｎの１実施例を示す図である。

【００８７】例えば、光ファイバからなるラインＬ１から入力されたセルは、Ｏ／Ｅ変換器２１で電気信号に変換され、受信側ＳＤＨ終端回路２２で伝送フレームの終端処理される。 伝送側のクロックで送信されたセルは、
受信側セル同期回路２３において、ＡＴＭスイッチングシステム内で分配されるスイッチ側のクロックに同期化される。 ヘッダ変換回路２４は、セルのヘッダを変換し、ヘッダ部に必要な付加情報を付与し、スイッチ入力となるラインＬ２にセルを出力する。 スイッチから出力されたラインＬ５上のセルは、送信側セル同期回路２７
でスイッチ側のクロックに同期している状態から、伝送側のクロックに同期化する。 送信側ＳＤＨ終端回路２６
では、セルを伝送フレーム上に乗せ、Ｅ／Ｏ変換器２５
では、電気信号を光信号に変換する。

【００８８】図１２は、図１１におけるヘッダ変換回路２４の１実施例を示す図である。

【００８９】ヘッダ変換回路２４に入力されたセルは、
分離回路２４１でデータ部とヘッダ部に分離され、さらに、ヘッダ解析回路２４２で、ＶＰＩ／ＶＣＩ、終了表示、その他の部分に分離される。

【００９０】一般に、ＡＡＬ５（ATM Adaptation Layer
Type 5：コネクションオリエンテッドのデータサービス）では、バーストデータの最終セルであることを示す終了表示が付与されるので、それを使用する。 ヘッダ変換テーブル２４３は、ヘッダ解析回路２４２から出力されたＶＰＩ／ＶＣＩが入力されると、新たなＶＰＩ／Ｖ
ＣＩを出力すると共に、空／閉表示、出力キュー番号、
ＰＶＣ／ＳＶＣの種別、およびＰＶＣの値を出力する。
尚、上記ヘッダ変換テーブル２４３の内容は、制御バスＬ０を介して、制御回路３によって書き換えられる。

【００９１】使用／未使用テーブル２４５は、各キュー毎に、バーストデータによる出力回線使用中か否かを示す情報をＰＶＣ対応に保持するためのテーブルである。
空／閉表示信号が有効セルを示す「１」であり、ＰＶＣ
／ＳＶＣ種別信号が、ＰＶＣモードを示す「０」であるとき、使用／未使用テーブル２４５から出力される情報が未使用を示す「１」を出力した場合、この出力は、セレクタ２４ａに開始表示として与えられ、同時に、ＯＲ
回路２４６とＡＮＤ回路２４７を通して、到着セルのＰ
ＶＣとキュー番号に対応する使用／未使用テーブル２４
５内のレコードエリに、ＯＲ回路２４８の出力値を書き込ませる。 この場合、ＯＲ回路２４８の出力値は、終了表示が「１」でない限り、使用中を意味する「０」となっているため、上記書き込み動作においては、使用／未使用テーブル２４５には使用中を示す情報が設定される。 尚、バーストデータの先頭セルには、ヘッダ部に開始表示を示すビットパターンが付与される。

【００９２】空／閉表示が有効セルを示す「１」であり、ＰＶＣ／ＳＶＣ種別が、ＰＶＣモードを示す「０」
のとき、ヘッダ解析回路２４２から最終セルを示す終了表示が出力されると、ＯＲ回路２４６とＡＮＤ回路２４
７を通して、使用／未使用テーブル２４５の到着セルのＰＶＣとキュー番号に対応するレコードにＯＲ回路２４
８の出力値が書き込まれる。 この時、ＯＲ回路２４８の出力値は、未使用中を意味する「１」となっており、これによって、使用／未使用テーブル２４５において登録情報の抹消が行われる。

【００９３】タイマ２４４は、何れかのバーストデータで所定の時間を超えてキューを占有し、他のバーストデータの通過を不当に妨害した場合に、そのバーストデータのセル通過に対して強制的に終了表示を与え、ＰＶＣ
の登録を抹消するために設けたものである。 バーストデータの先頭セルが到着すると、使用／未使用テーブルから開始表示（未使用表示）が出力され、そのＶＰＩ／Ｖ
ＣＩとキュー番号に対するタイマ２４４の値がリセットされる。 タイマ２４４は、時間が経過するにつれてタイマ値を更新し、これが所定の値を超えると、ＯＲ回路２
４９に「１」を出力し、ＯＲ回路２４９から終了表示を意味する制御信号「１」を出力させる。

【００９４】セレクタ２４ａは、空／閉表示、開始表示、終了表示、キュー番号、ＶＰＩ／ＶＣＩ、ヘッダのその他の部分、データを随時選択することにより、スイッチ用のセルフォーマットを構成して出力する。

【００９５】上述した動作から明らかなように、ここに示したヘッダ変換回路２４は、バーストデータの先頭セルに開始表示を付加すると共に、長時間にわたってキューを占有するバーストデータに対して強制的にセル転送動作を終了させる機能に特徴がある。

【００９６】

【発明の効果】以上の実施例から明らかなように、本発明では、バーストデータの先頭セルが到着した時点で、
そのバーストデータを通過させるべきＡＴＭスイッチの出力キュー対応に帯域の余裕の有無を調べ、帯域が確保できる場合にはバーストデータの通過を許容し、帯域を確保できない場合には、そのバーストデータのセルを全て廃棄するように制御している。 これによって、ＡＴＭ
スイッチの特定の出力回線に帯域を超える複数のバーストデータが時間的に重複して到着した場合でも、通過を許可しなかったバーストデータのセルは全て廃棄され、
それまでに帯域を確保してあるバーストデータのセルについては、バッファ溢れによるセル廃棄を受けることなく、確実に転送させることが可能となる。

【図面の簡単な説明】

【図１】本発明を適用するＡＴＭスイッチングシステムの全体構成の１例を示す図。

【図２】図１に示したＡＴＭスイッチングシステムの制御回路の１実施例を示す図。

【図３】ＰＶＣ割当機能を有するＡＴＭスイッチの１実施例を示す図。

【図４】内部セルのフォーマットの１例を示す図。

【図５】図３におけるＰＶＣ割当回路の１実施例を示す図。

【図６】ＰＶＣ割当機能を有するＡＴＭスイッチの他の実施例を示す図。

【図７】ＰＶＣ割当機能を有するＡＴＭスイッチの更に他の実施例を示す図。

【図８】図７におけるバッファ制御回路の１実施例を示す図。

【図９】図８におけるＰＶＣ割当回路１実施例を示す図。

【図１０】図３または図６におけるＰＶＣ割当回路の他の実施例を示す図。

【図１１】図１における回線処理回路の１実施例を示す図。

【図１２】図１１におけるヘッダ変換回路の１実施例を示す図。

【図１３】図８における帯域制御テーブルの１実施例を示す図。

【符号の説明】

１…スイッチ、 ２−１〜２−Ｎ…
回線処理回路、３…制御回路、 ３
０…制御信号処理回路、３１…制御プロセサ、
３２…メインメモリ、１１…多重回路、１２−１
〜１２−Ｎ、１２−１１〜１２−Ｎｍ…キューフィルタ、１３−１〜１３−Ｎ、１３−１１〜１３−Ｎｍ…Ｐ
ＶＣ割当回路、１４−１〜１４−Ｎ、１４−１１〜１４
−Ｎｍ…ＦＩＦＯバッファ、１３１、１３１'…ヘッダ解析回路、 １３２…一致検出回路、１３３、１３４、
１３５、１３６、１３ｄ、１３３'、１３４'…ＡＮＤ
回路、１３７、１３ｃ、１３ｃ'…ＯＲ回路、１３８…
未使用／使用レジスタ、 １３９…ＰＶＣレジスタ、１３ａ…ＰＶＣ／ＳＶＣレジスタ、１３ｂ、１３
ｂ'…マイコンインタフェース、１３ｅ、１５−１〜１
５−Ｎ…セレクタ、１６−１〜１６−Ｎ、１０５…帯域制御テーブル、１７、１０６…出力タイミングカウンタ、１０…バッファ制御回路、 １８…共通バッファ、１９…分離回路、
１０１…書き込みアドレスＲＡＭ、１０２…読み出しアドレスＲＡＭ、 １０３…次アドレスメモリ、１０
４…空アドレスＦＩＦＯバッファ、 １０７…ＰＶＣ割当回路、１０８…セル有無検出回路、 １３
８'…未使用／使用ＲＡＭ、１３９'…ＰＶＣ ＲＡ
Ｍ、 １３ａ'…ＰＶＣ／ＳＶＣ ＲＡＭ、
１３ｆ…ＣＡＭ、 １３ｇ…未使用アドレスＦＩＦＯ、１３ｈ…アップ／ダウンカウンタ、 １３ｉ…比較回路、２１…Ｏ／Ｅ変換器、
２２…受信側ＳＤＨ終端回路、２３…
受信側セル同期回路、 ２４…ヘッダ変換回路、２５…Ｅ／Ｏ変換器、 ２６…送信側ＳＤＨ終端回路、２７…送信側セル同期回路、
２４１…分離回路、２４２…ヘッダ解析回路、
２４３…ヘッダ変換テーブル、２４４…
タイマ、 ２４５…未使用／使用テーブル、２４６、２４８、２４９…ＯＲ回路、 ２
４７…ＡＮＤ回路、２４ａ…セレクタ。

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【手続補正書】

【提出日】平成１０年５月２７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】