【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速のレベル変動やビット同期変動があるバースト信号を受信するバースト信号受信装置に関する。

【０００２】

【従来の技術】図９は、従来のバースト信号受信装置の構成を示す。 図において、１はＡＯＣアンプ、２は識別器、３はクロック抽出回路、４はリセット信号発生回路である。 受信データ信号ＤＩはＡＯＣアンプ１に入力され、レベル調整されたデータ信号Ｄ１が識別器２およびクロック抽出回路３に入力される。 クロック抽出回路３
で抽出されたクロックＤ３は識別器２のクロック端子Ｃ
Ｋに与えられる。 識別器２はクロックＤ３によってデータ信号Ｄ１を識別し、バースト信号受信装置の出力ＤＱ
として出力する。 また、出力ＤＱはリセット信号発生回路４に入力され、リセット信号Ｄ４を生成してＡＯＣアンプ１のリセット端子Ｒに与える。

【０００３】以下、図１０に示すタイミングチャートを参照して従来のバースト信号受信装置の動作について説明する。 受信データ信号ＤＩは、セルごとに同期および識別レベルを確定するためのプレアンブルデータと実データにより構成される。 バースト信号の受信レベルはセルごとに大きく変動するので、まずＡＯＣアンプ１でレベル調整を行う。 リセット信号発生回路４は次セルの開始時刻を予測し、その開始時刻でＡＯＣアンプ１のオフセットレベル信号保持容量をリセットする。 ＡＯＣアンプ１はプレアンブル期間に、プレアンブルデータのハイレベルとローレベルからオフセットレベルを検出する。
検出されたオフセットレベルはそのセル期間中、保持容量により保持される。 ＡＯＣアンプ１から出力されるデータ信号Ｄ１は、識別器２で“１”と“０”のデータに識別およびリタンミングされ、バースト信号受信装置の出力ＤＱとなる。

【０００４】

【発明が解決しようとする課題】従来のバースト信号受信装置におけるＡＯＣアンプ１は、リセット回路を含むアナログＩＣ回路であるために調整が困難であった。 さらに、リセット信号は、次のセルデータ時刻を予測して発生させる必要があり、この機構をＧbit/s の速度で実現することは容易ではなかった。

【０００５】さらに、従来のバースト信号受信装置では、セルごとのクロック位相変動がないことを前提としている。 したがって、クロック位相変動があれば、プレアンブル期間にクロック抽出回路３で正しい位相をもつクロック信号を発生させる必要があった。 しかし、ナノ秒程度の高速応答の位相同期回路は実現が困難であった。

【０００６】本発明は、簡単なアナログ回路と高速なディジタルＩＣ回路でバースト信号のレベル変動やクロックの変動を吸収することができるバースト信号受信装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明のバースト信号受信装置は、受信したマンチェスタ符号データ信号のＤＣ
成分をカットするハイパスフィルタと、このマンチェスタ符号データ信号をＮＲＺデータ信号に変換するマンチェスタ復号器と、このＮＲＺデータ信号に互いに異なる複数の遅延を与える複数の遅延素子と、この互いに異なる位相のＮＲＺデータ信号を共通のクロックで識別する複数の識別器と、この識別データ信号の１つを選択するデータ選択回路とを備える（請求項１）。

【０００８】本発明のバースト信号受信装置は、受信したマンチェスタ符号データ信号のＤＣ成分をカットするハイパスフィルタと、このマンチェスタ符号データ信号に互いに異なる複数の遅延を与える複数の遅延素子と、
この互いに異なる位相のマンチェスタ符号データ信号を共通のクロックでラッチしてＮＲＺデータ信号に変換する複数のマンチェスタ復号器と、このＮＲＺデータ信号の１つを選択するデータ選択回路とを備える（請求項２）。

【０００９】本発明のバースト信号受信装置は、受信したマンチェスタ符号データ信号のＤＣ成分をカットするハイパスフィルタと、このマンチェスタ符号データ信号をＮＲＺデータ信号に変換するマンチェスタ復号器と、
クロックに互いに異なる複数の遅延を与える複数のクロック遅延素子と、ＮＲＺデータ信号を各クロックで識別する複数の識別器と、この識別データ信号に互いに異なる複数の遅延を与える複数のデータ遅延素子と、この識別データ信号の１つを選択するデータ選択回路とを備える（請求項３）。

【００１０】本発明のバースト信号受信装置は、以上の構成において、ハイパスフィルタの前段または後段にマンチェスタ符号データ信号を増幅するアンプを備える（請求項４）。

【００１１】

【作用】本発明は、ＮＲＺデータ信号の“０”を“０１
（または１０）”、“１”を“１０（または０１）”に変換したマンチェスタ符号を採用することにより、同符号の連続が２ビット以内でかつマーク率を１／２に保つことができる。これにより、ハイパスフィルタなどの簡単なアナログ回路でレベル変動に追従させることができ、また高利得なアンプ構成をとることができる。

【００１２】さらに、セルごとの位相調整またはビット同期調整は、データに複数の遅延を与えて同一クロックに対していつでも識別／復号可能な位相条件を提供し、
データ選択回路で正しいと予測できるデータを選択することにより、瞬時の位相調整を実現することができる。

【００１３】

【実施例】図１は、本発明のバースト信号受信装置の第１実施例の構成を示す。 図において、１１はハイパスフィルタ、５はマンチェスタ復号器、６−１〜６−ｎは遅延素子、２−１〜２−ｎは識別器、７はデータ選択回路である。 以下、図２に示すタイミングチャートを参照して本実施例の動作について説明する。

【００１４】受信したマンチェスタ符号データ信号ＩＤ
Ｉ２は、ＮＲＺデータ信号ＩＤＩ１をマンチェスタ符号化したものである。 このマンチェスタ符号データ信号Ｉ
ＤＩ２は、ＮＲＺの伝送速度程度のハイパスフィルタ１
１を介してＤＣ成分がカットされ、各セル間で同一のＤ
Ｃレベルを有するマンチェスタ符号データ信号ＤＩに変換される。 マンチェスタ復号器５は、このマンチェスタ符号データ信号ＤＩの差分をとることにより、クロックを用いずにＮＲＺデータ信号Ｄ５に変換する。 このＮＲ
Ｚデータ信号Ｄ５は、ｎ個の遅延素子６−１〜６−ｎでそれぞれ所定の遅延が与えられる。 各遅延素子の出力信号Ｄ６−１〜Ｄ６−ｎはそれぞれ識別器２−１〜２−ｎ
に入力され、クロックＩＣＫの立ち上がりエッジでラッチされる。

【００１５】ここで、識別器２−１〜２−ｎはそれぞれ異なる位相でデータを識別するが、位相余裕が 240度程度以上あれば、大多数の識別器は同一データを出力することになる。 いま、Ｄ２−２〜Ｄ２−ｎが同一データとなるものとする。 データ選択回路７は、多数決論理により識別データＤ２−２〜Ｄ２−ｎと一致したデータをバースト信号受信装置の出力ＤＱとして選択出力する。

【００１６】なお、本実施例装置では、ビットごとにクロックとデータの位相関係をチェックしているので、セル間で大幅なビット位相ずれが生じても原理的に追従可能である。 図３は、本発明のバースト信号受信装置の第２実施例の構成を示す。 図において、１１はハイパスフィルタ、６−１〜６−ｎは遅延素子、５−１〜５−ｎはマンチェスタ復号器、７はデータ選択回路である。

【００１７】以下、図４に示すタイミングチャートを参照して本実施例の動作例について説明する。 受信したマンチェスタ符号データ信号ＩＤＩ２は、ハイパスフィルタ１１を介してＤＣ成分がカットされ、同一のＤＣレベルを有するマンチェスタ符号データ信号ＤＩに変換される。 このマンチェスタ符号データ信号ＤＩは、ｎ個の遅延素子６−１〜６−ｎでそれぞれ所定の遅延が与えられる。 各遅延素子から出力されるマンチェスタ符号データ信号Ｄ６−１〜Ｄ６−ｎは、クロックに対して複数の位相関係でそれぞれマンチェスタ復号器５−１〜５−ｎに入力され、共通のクロックＩＣＫでラッチされてＮＲＺ
データ信号Ｄ５−１〜Ｄ５−ｎに変換される。 いま、Ｄ
５−２〜Ｄ５−ｎが同一データとなるものとする。 データ選択回路７は、多数決論理によりＮＲＺデータ信号Ｄ
５−２〜Ｄ５−ｎと一致したデータをバースト信号受信装置の出力ＤＱとして選択出力する。

【００１８】図５は、本発明のバースト信号受信装置の第３実施例の構成を示す。 図において、１１はハイパスフィルタ、５はマンチェスタ復号器、２−１〜２−ｎは識別器、９−１〜９−ｎはクロック遅延素子、１０−１
〜１０−ｎはデータ遅延素子、７はデータ選択回路である。 以下、図６に示すタイミングチャートを参照して本実施例の動作について説明する。

【００１９】受信したマンチェスタ符号データ信号ＩＤ
Ｉ２は、ハイパスフィルタ１１を介してＤＣ成分がカットされ、同一のＤＣレベルを有するマンチェスタ符号データ信号ＤＩに変換される。 このマンチェスタ符号データ信号ＤＩは、マンチェスタ復号器５でＮＲＺデータ信号Ｄ５に変換される。 このＮＲＺデータ信号Ｄ５はｎ個の識別器２−１〜２−ｎに入力され、それぞれクロック遅延素子９−１〜９−ｎを介して与えられる異なる位相のクロックＩＣＫでラッチされる。 各識別器２−１〜２
−ｎから出力される識別データＤ２−１〜Ｄ２−ｎは、
データ遅延素子１０−１〜１０−ｎでそれぞれ所定の遅延が与えられてデータ選択回路７に入力される。

【００２０】ここで、クロック遅延素子９−ｉの遅延時間をｔ _9-iとし、データ遅延素子１０−ｉの遅延時間をｔ _10-iとし、 ｔ _9-i ＋ｔ _10-i ＝一定 とすると、データ遅延素子１０−ｉの出力データＤ１０
−ｉはそれぞれ同一クロックでラッチしたデータと等価となる。 いま、Ｄ１０−１，Ｄ１０−２が同一データとなるものとする。 データ選択回路７は、多数決論理により識別データＤ１０−１，Ｄ１０−２と一致したデータをバースト信号受信装置の出力ＤＱとして選択出力する。

【００２１】図７は、本発明のバースト信号受信装置の第４実施例の構成を示す。 図において、１１はハイパスフィルタ、８はアンプ、５はマンチェスタ復号器、６−
１〜６−ｎは遅延素子、２−１〜２−ｎは識別器、７はデータ選択回路である。 本実施例は、第１実施例の構成において、ハイパスフィルタ１１とマンチェスタ復号器５との間にアンプ８を配置して受信感度を高めたことを特徴とする。 なお、ハイパスフィルタ１１の前段にアンプ８を配置しても同様である。 また、第２実施例および第３実施例にも同様にアンプ８を接続してもよい。

【００２２】以下、図８に示すタイミングチャートを参照して本実施例の動作について説明する。 受信したマンチェスタ符号データ信号ＩＤＩ２は、ハイパスフィルタ１１を介してＤＣ成分がカットされ、同一のＤＣレベルを有するマンチェスタ符号データ信号ＤＩに変換される。 このマンチェスタ符号データ信号ＤＩは、アンプ８
で増幅されてマンチェスタ復号器５に入力される。 以下の動作は第１実施例と同様である。

【００２３】マンチェスタ符号の主な信号成分は、ＮＲ
Ｚ信号の動作速度をｆＧbit/s とすると、 0.5ｆＧHz〜
２ｆＧHzとなる。 したがって、アンプ８は広帯域を必要とせず、比較的実現が容易な信号の動作速度程度の帯域を有するＡＣ結合アンプを適用できる。 なお、アンプ８
の低域の遮断周波数を選択することにより、セルごとの大幅なレベル変動に対しても追従可能である。

【００２４】

【発明の効果】以上説明したように、本発明のバースト信号受信装置は、簡単なアナログ回路と高速動作が可能なディジタルＩＣ回路で、バースト信号のレベル変動やクロックの変動を吸収することができる。

【図面の簡単な説明】

【図１】本発明のバースト信号受信装置の第１実施例の構成を示すブロック図。

【図２】第１実施例の動作を説明するタイミングチャート。

【図３】本発明のバースト信号受信装置の第２実施例の構成を示すブロック図。

【図４】第２実施例の動作を説明するタイミングチャート。

【図５】本発明のバースト信号受信装置の第３実施例の構成を示すブロック図。

【図６】第３実施例の動作を説明するタイミングチャート。

【図７】本発明のバースト信号受信装置の第４実施例の構成を示すブロック図。

【図８】第４実施例の動作を説明するタイミングチャート。

【図９】従来のバースト信号受信装置の構成を示すブロック図。

【図１０】従来のバースト信号受信装置の動作を説明するタイミングチャート。

【符号の説明】

１ ＡＯＣアンプ ２ 識別器 ３ クロック抽出回路 ４ リセット信号発生回路 ５ マンチェスタ復号器 ６ 遅延素子 ７ データ選択回路 ８ アンプ ９ クロック遅延素子 １０ データ遅延素子 １１ ハイパスフィルタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. ⁶識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/40 9199−5Ｋ Ｈ０４Ｌ 25/40 Ｃ 25/49 9199−5Ｋ 25/49 Ｆ