【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ（非同期転送モード）方式による広帯域ＩＳＤＮ用交換機に係り、更に詳しくは、交換機の入力部の入力ハイウェイ上におけるセルのヘッダ処理方式に関する。

【０００２】

【従来の技術】ＡＴＭ（非同期転送モード）方式による広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ：広帯域サービス総合ディジタルネットワーク）においては、ユーザの通信データや局の制御データなどは、セルと呼ばれる固定長のパケット形式のデータに分割、格納されて伝送される。

【０００３】図４は、広帯域ＩＳＤＮにおいて、加入者と交換機との間のインタフェース（ＵＮＩ：ユーザ−ネットワークインタフェース）において、加入者側から交換機側へ入力されるセルのデータフォーマットを示した図であり、ＣＣＩＴＴ（国際電信電話諮問委員会）の勧告に基づいて決定されたものである。

【０００４】セルは、ヘッダ情報が格納される５バイトのヘッダ部と、実際に転送されるデータが格納される４
８バイトの情報部とから構成されている。 ５バイトのヘッダ部の構成は以下の通りである。

【０００５】まず、ＧＦＣ（ジェネリックフローコントロール）は、ＵＮＩにおいて、トラヒックにおける過負荷の発生を緩和するために、加入者端末がそのデータを用いてセルのフロー制御を行うための４ビットのデータである。

【０００６】仮想パス識別子（ＶＰＩ：バーチャルパスアイデンティファイアー）と仮想チャネル識別子（ＶＣ
Ｉ：バーチャルチャネルアイデンティファイアー）は、
各呼に属するセル毎に、そのセルが次に転送されるべき局（交換機など）又は加入者の宛先を示す計２４ビットのデータである。

【０００７】ＰＴ（ペイロードタイプ）は、情報部に含まれる内容が、ユーザ情報であるのか、局間の保守運用などに用いられる網情報であるのかを示すデータである。 ＲＥＳ（リザーブ）は、予約ビットである。

【０００８】ＣＬＰ（セルロスプライオリティ）は、セル廃棄処理時の優先度を表示するための１ビットのデータである。 網において輻輳が発生した場合に、このＣＬ
Ｐが表示されていないセルが優先的に廃棄される。

【０００９】ＨＥＣ（ヘッダエラーチェック）は、交換機が、入力ハイウエイから入力するセルのヘッダ部の入力タイミングの検出と、その部分の誤り検出を同時に行うための上記４バイトのヘッダ部に対して付加される１
バイトからなるＣＲＣ（巡回冗長検査）符号である。

【００１０】即ち、送信側において、上記４バイトの送信対象データからなる２進表現の多項式が、例えば“０
１０１０１０１”なる数で除算されることにより、その除算の剰余として１バイトのＣＲＣ符号が得られる。そして、このＣＲＣ符号が４バイトの送信対象データに付加されることにより、５バイトからなる送信用のセルのヘッダ部のデータが生成される。

【００１１】このような送信側のヘッダ部の生成動作に対して、受信側の同期回路は、取り出す位置を１バイトずつずらしながら連続する５バイトの受信データを順次取り出し、この５バイトの受信データの各データ組からなる２進表現の多項式を送信側と同じ例えば“０１０１
０１０１”なる数で除算するＣＲＣ演算を実行する。そして、このＣＲＣ演算を実行して得られた剰余が“０”
となったときの５バイトの受信データの入力タイミングが、誤りのないセルのヘッダ部の入力タイミングとして検出される。

【００１２】次に、図５は、広帯域ＩＳＤＮにおいて、
交換機と交換機との間のインタフェース（ＮＮＩ：ネットワーク−ネットワークインタフェース）におけるセルのデータフォーマットを示した図である。 図４のＵＮＩ
におけるフォーマットとほとんど同じであるが、４ビットのＧＦＣが無く、ＶＰＩとＶＣＩが計２８ビットのデータである点のみが異なる。

【００１３】上述の図４又は図５のセルのデータフォーマットにおいて、交換機内では、５バイトのヘッダ部の先頭に、更にタグと呼ばれるデータが付加される。 このタグは、セルが、或る入力ハイウエイから或る出力ハイウエイに出力されるように、交換機内の各スイッチ部を自律的にスイッチングされてゆくために必要なデータである。

【００１４】以上のようなデータフォーマットを有し、
ＵＮＩ又はＮＮＩ上を転送されてきたセルは、入力ハイウエイから交換機に入力される。 ここで、交換機の入口の各入力ハイウエイ上には、仮想チャネル変換器（ＶＣ
Ｃ：バーチャルチャネルコンバータ）と呼ばれる回路が設置される。

【００１５】前述したように、セルのヘッダ部に付加されるＶＰＩ及びＶＣＩとしては、各呼毎に固有のネットワーク内の論理的なパス（経路）を示すために、各セルが属する呼に対応する値が設定されている。 そして、セルが、所定の入力ハイウエイから交換機に入力した時点においては、そのセルに付与されているＶＰＩ及びＶＣ
Ｉは、前段の交換機から現段の交換機に向うパス（ハイウエイ）を示す値とされている。 そこで、セルが転送されてきた現段の交換機の入口の入力ハイウエイ上のＶＣ
Ｃは、そのセルのヘッダ部に付加されているＶＰＩ及びＶＣＩの値を、そのセルが転送されるべき次段の交換機に向うパス（出力ハイウエイ）に対応する値に付け替える。

【００１６】また、ＶＣＣは、各セルの先頭に、そのセルが交換機内の各スイッチ部を自律的にスイッチングされて目的とする出力ハイウエイに出力されるように、前述したタグを付加する。

【００１７】更に、現段の交換機は、図４又は図５として示したセルのヘッダ部のＧＦＣ、ＰＴ、ＣＬＰ又はＨ
ＥＣなどに基づいて種々の制御処理を実行し、必要に応じて、ＶＣＣを介して各セルのヘッダ部の上記各ヘッダ情報を付け替える。

【００１８】図６は、ＶＣＣ及びその周辺の従来例の構成図である。 コールプロセッサ（ＣＰＲ）６０１は、呼処理を実行するプロセッサであり、オーダ受信・分配回路６０２を介して、６０３〜６０６で示される各部分よりなるＶＣＣの制御を行う。

【００１９】入力ハイウェイ６０７から入力されるセルのヘッダ部に付加された２４ビット（図４のＵＮＩの場合）又は２８ビット（図５のＮＮＩの場合）のＶＰＩ及びＶＣＩは、入力ＶＰＩ／ＶＣＩラッチ回路６０３内の特には図示しないラッチに取り込まれる。

【００２０】同回路６０３にラッチされた入力セルのＶ
ＰＩ及びＶＣＩは、セレクタ６０４を介して、変換テーブルＲＡＭ６０５にリードアドレスとして与えられる。
変換テーブルＲＡＭ６０５には、予め、ＣＰＲ６０１からオーダ受信・分配回路６０２を介して、前述した出力ハイウエイに対応するタグ、ＶＰＩ及びＶＣＩ、並びに前述したＧＦＣ、ＰＴ又はＣＬＰなどの各種ヘッダ情報が格納されている。 このときの変換テーブルＲＡＭ６０
５上のアドレスは、各呼に対応する入力ハイウエイ側の２４ビット又は２８ビットのＶＰＩ及びＶＣＩの値として、ＣＰＲ６０１からオーダ受信・分配回路６０２及びセレクタ６０４を介して与えられる。

【００２１】従って、入力セルのＶＰＩ及びＶＣＩが変換テーブルＲＡＭ６０５にリードアドレスとして与えられることにより、同ＲＡＭ６０５からは、それに対応するタグ、新たなＶＰＩとＶＣＩ、及び上述した各種ヘッダ情報が読み出される。

【００２２】そして、ヘッダ挿入回路６０６は、現在、
入力ハイウエイ６０７から入力されているセルのヘッダ部の各データを、変換テーブルＲＡＭ６０５から読み出された各データに付け替えて、交換機内のスイッチングモジュールに出力する。

【００２３】

【発明が解決しようとする課題】しかし、図６に示される従来例では、入力セルに付加されているＶＰＩ及びＶ
ＣＩが、直接、変換テーブルＲＡＭ６０５のアドレスとされている。 従って、ＶＰＩ及びＶＣＩが例えば２８ビットの場合（図５のＮＮＩの場合）、指定され得るアドレスは、２ ²⁸アドレス、即ち、約 2.6億アドレスとなってしまい、このようなアドレスをカバーできる変換テーブルＲＡＭ６０５は、現在の技術では実現不可能であるという問題点を有している。

【００２４】このような問題点を解決するために、ＶＰ
Ｉ及びＶＣＩの全てのビットをサポートする代わりに、
２４ビット又は２８ビットを例えば８ビットに縮退させるような方式も考えられるが、このような方式は、縮退のアルゴリズムがまちまちで汎用性がなく、他の機種との整合性に問題を生じてしまう。

【００２５】本発明は、ＶＰＩ及びＶＣＩの全てのビットをフルサポート可能とし、かつ、汎用性のある形式でヘッダ情報の変換を可能とすることを目的とする。

【００２６】

【課題を解決するための手段】図１は、本発明のブロック図である。 本発明は、非同期転送モード方式による交換機に入力されるセル１０１のヘッダ部のヘッダ情報を処理するヘッダ処理方式を前提とする。 このヘッダ処理方式は、例えば交換機の入口の各入力ハイウエイ上に設けられる仮想チャネル変換器（ＶＣＣ：バーチャルチャネルコンバータ）の機能として実現される。

【００２７】そして、まず、現在設定されている各呼を特定するための各仮想識別子をそれぞれ記憶する#1〜#n
の複数の仮想識別子記憶手段１０２を有する。 仮想識別子は、例えば仮想パス識別子（ＶＰＩ：バーチャルパスアイデンティファイアー）と仮想チャネル識別子（ＶＣ
Ｉ：バーチャルチャネルアイデンティファイアー）である。

【００２８】次に、#1〜#nの各仮想識別子記憶手段１０
２に対応して設けられ、入力されるセル１０１のヘッダ部に付加されている仮想識別子と各仮想識別子記憶手段１０２に記憶されている各仮想識別子とが一致するか否かをそれぞれ比較する#1〜#nの複数の比較手段１０３を有する。

【００２９】また、#1〜#nの複数の仮想識別子記憶手段１０２のそれぞれに対応する記憶領域を有し、各記憶領域に各仮想識別子記憶手段１０２に記憶されている仮想識別子として特定される呼に対応する#1〜#nの出力ヘッダ情報１０５をそれぞれ記憶する出力ヘッダ情報記憶手段１０６を有する。 この出力ヘッダ情報１０５は、タグ及び新たなＶＰＩとＶＣＩを含み得るが、これらについては本出願人は、特願平２−２８２６０５号の特許出願において特許権の付与を請求している。 従って、本発明において特許権の付与を請求する出力ヘッダ情報１０５
の範囲は、タグ及び新たなＶＰＩとＶＣＩ以外の、例えばＧＦＣ（ジェネリックフローコントロール）、ＰＴ
（ペイロードタイプ）又はＣＬＰ（セルロスプライオリティ）などのヘッダ情報である。

【００３０】続いて、複数の比較手段１０３の何れにおいて一致が検出されたかを判定し、出力ヘッダ情報記憶手段１０６に対して、上記判定結果に対応する記憶領域の出力ヘッダ情報１０５の読出しを指示するアドレス指定手段１０４を有する。

【００３１】更に、アドレス指定手段１０４の指示に基づいて出力ヘッダ情報記憶手段１０６から読み出された出力ヘッダ情報１０５を入力されるセル１０１のヘッダ部に挿入するヘッダ挿入手段１０７を有する。

【００３２】以上の本発明の構成において、#1〜#nの各仮想識別子記憶手段１０２における各仮想識別子の設定状態を制御する仮想識別子設定制御手段を更に有するように構成することができる。

【００３３】また、出力ヘッダ情報記憶手段１０６の各記憶領域における#1〜#nの各出力ヘッダ情報１０５の設定状態を制御する出力ヘッダ情報制御手段を更に有するように構成することもできる。

【００３４】

【作用】ＶＰＩ及びＶＣＩなどの仮想識別子は、例えばＮＮＩの場合は２８ビットで構成され、それらの変化数は最大２ ²⁸個にもなる。 しかし、実際に１つの交換機に入力されるセルにおける仮想識別子の変化数は、２ ²⁸個よりはるかに少なく、高々２ ⁸ ＝２５６個程度と考えられる。 そこで、本発明では、入力される仮想識別子の変化数ｎを最大２５６個程度と仮定して、その変化数ｎに一致する個数の#1〜#nの仮想識別子記憶手段１０２及び比較手段１０３が設けられる。

【００３５】更に本発明では、入力されるセル１０１のヘッダ部の各ヘッダ情報を付け替えるために設けられる出力ヘッダ情報記憶手段１０６には、上記#1〜#nの仮想識別子記憶手段１０２に記憶されている各仮想識別子の値として特定される呼に対応する出力ヘッダ情報１０５
を記憶できるよう、それぞれｎアドレス分の記憶領域が設定されている。

【００３６】ここで、#1〜#nのｎ個の比較手段１０３
は、入力されるセル１０１のヘッダ部に付加されている仮想識別子と#1〜#nの仮想識別子記憶手段１０２に記憶されている各仮想識別子とが一致するか否かを同時に比較する。 この結果、何れか１つのみの比較手段１０３において一致が検出される。 そして、アドレス指定手段１
０４は、上記判定結果に基づいて、入力された仮想識別子の値として特定される呼に対応する記憶領域を、出力ヘッダ情報記憶手段１０６に対して瞬時に指定することができる。

【００３７】このようにして出力ヘッダ情報記憶手段１
０６から読み出された出力ヘッダ情報１０５は、ヘッダ挿入手段１０７によって、入力されるセル１０１のヘッダ部に挿入される。

【００３８】このように、本発明では、仮想識別子の全ビット範囲の変化数をフルサポートすることができ、かつ、入力されるセル１０１のヘッダ部のデータの付け替えを自律的に行うハードウエア回路を、実用的な回路規模で実現できる。

【００３９】また、本発明では、出力ヘッダ情報記憶手段１０６の各記憶領域における#1〜#nの各出力ヘッダ情報１０５の設定状態を、ソフトウエア処理又はハードウエア処理によって制御する出力ヘッダ情報制御手段を外部に接続することにより、ヘッダ情報に関する様々な処理を効率良く実行することができ、かつ、ヘッダ情報の設定を出力ヘッダ情報記憶手段１０６を介して行うことにより、ヘッダ情報の仕様の変化にも柔軟に対応することができる。

【００４０】

【実施例】以下、図面を参照しながら本発明の実施例につき詳細に説明する。 図２は、本発明によるＶＣＣの実施例の構成図である。

【００４１】入力ＶＰＩ／ＶＣＩラッチ回路２０１は、
入力ハイウエイ２１０から入力するセルのヘッダ部に付加されたＶＰＩ及びＶＣＩを、セルの入力タイミングを抽出しながら、内部の特には図示しないラッチに取り込む。

【００４２】#1〜#nのｎ個のラッチ２０３は、現在設定されているの各呼に対応する各ＶＰＩ及びＶＣＩを記憶する。 これらのＶＰＩ及びＶＣＩは、図６と同様の特には図示しないコールプロセッサ（ＣＰＲ）からオーダ受信・分配回路、データバス２１１及び書き込み制御線２
１２を介して、書き込まれる。

【００４３】#1〜#nのｎ個の比較回路２０２は、入力Ｖ
ＰＩ／ＶＣＩラッチ回路２０１に取り込まれた入力ＶＰ
Ｉ及びＶＣＩを、#1〜#nの各ラッチ２０３にラッチされている各ＶＰＩ及びＶＣＩと比較する。 各比較回路２０
２の出力は、アドレス判定回路２０４に入力される。

【００４４】図３は、図２の比較回路２０２の構成図である。 入力ＶＰＩ／ＶＣＩラッチ回路２０１からのｍビットの入力ＶＰＩ及びＶＣＩのデータの各ビットは、#1
〜#mの各排他論理和（ＥＸＯＲ）回路３０１の第１の入力に入力される。 同様に、図２のラッチ２０３からのｍ
ビットのＶＰＩ及びＶＣＩのデータの各ビットは、#1〜
#mの各ＥＸＯＲ回路３０１の第２の入力に入力される。
#1〜#mの各ＥＸＯＲ回路３０１の出力は、ＮＯＲ回路３
０２に入力される。 そして、ＮＯＲ回路３０２の出力は、図２のアドレス判定回路２０４に出力される。 ここで、ＶＰＩ及びＶＣＩのビット数ｍは、ＶＣＣがＵＮＩ
（図４参照）として設けられる場合は２４ビット、ＶＣ
ＣがＮＮＩ（図５参照）として設けられる場合は２８ビットである。

【００４５】図２に戻って、アドレス判定回路２０４
は、#1〜#nの比較回路２０２の何れの出力がアクティブとなったかによって、ｎ個のアドレス値のうちの何れかのアドレス値を出力する。

【００４６】タグテーブル２０６、ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理テーブル２０８は、それぞれｎアドレス分の記憶領域を有する。 そして、各テーブルの各アドレスには、#1〜#nのラッチ２０３に格納されている各ＶＰＩ及びＶＣＩの値として特定される呼に対して設定されるべきタグ、新たなＶＰＩとＶＣＩ、及び各種ヘッダ情報は、図６と同様の特には図示しないコールプロセッサ及びオーダ受信・分配回路から、アドレスバス２１３、セレクタ２０５、データバス２１５及び書き込み制御線２１４を介して、書き込まれる。 ここで、ヘッダ処理テーブル２０８に書き込まれる各種ヘッダ情報は、コールプロセッサからソフトウエア処理によってではなく、専用の処理回路からアドレスバス２１
３、セレクタ２０５、データバス２１５及び書き込み制御線２１４を介してハードウエア処理によって書き込まれるように構成されてもよい。

【００４７】上述の構成を有するタグテーブル２０６、
ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理テーブル２０８に、アドレス判定回路２０４からのアドレスがセレクタ２０５を介して供給されることにより、これら各テーブルからは、入力セルのＶＰＩ及びＶＣＩとして特定される呼に対応するタグ、新たなＶＰＩとＶＣ
Ｉ、及びヘッダ情報が読み出される。

【００４８】そして、ヘッダ挿入回路２０９は、現在、
入力ハイウエイ２１０から入力されている入力セルのヘッダ部の各データを、上記各テーブルから読み出されたタグ、新たなＶＰＩとＶＣＩ、及びヘッダ情報に付け替えて、交換機内のスイッチングモジュールに出力する。

【００４９】上述の構成を有する実施例の動作について以下に説明する。 前述したように、ＶＰＩ及びＶＣＩ
は、例えば図５のＮＮＩの場合は２８ビットで構成され、それらの変化数は最大２ ²⁸個にもなる。 しかし、実際に１つの交換機に入力されるセルにおけるＶＰＩ及びＶＣＩの変化数は、２ ²⁸個よりはるかに少なく、高々２
⁸ ＝２５６個程度と考えられる。 そこで、本実施例では、入力されるＶＰＩ及びＶＣＩの変化数ｎを最大２５
６個程度と仮定して、その変化数ｎに一致する個数の#1
〜#nのラッチ２０３及び比較回路２０２が設けられる。

【００５０】更に本実施例では、入力セルのヘッダの各データを付け替えるために設けられるタグテーブル２０
６、ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理テーブル２０８には、上記#1〜#nのラッチ２０３に格納されている各ＶＰＩ及びＶＣＩの値として特定される呼に対応するタグ、新たなＶＰＩとＶＣＩ、及びヘッダ情報を格納できるよう、それぞれｎアドレス分の記憶領域が設定されている。

【００５１】ここで、#1〜#nのｎ個の比較回路２０２
は、入力ＶＰＩ／ＶＣＩラッチ回路２０１に取り込まれた入力ＶＰＩ及びＶＣＩを、#1〜#nの各ラッチ２０３にラッチされている各ＶＰＩ及びＶＣＩと同時に比較する。 この結果、何れか１つのみの比較回路２０２において、図３の#1〜#mの全てのＥＸＯＲ回路３０１の出力がローレベルとなり、その結果、ＮＯＲ回路３０２の出力がハイレベルとなる。 そして、アドレス判定回路２０４
は、上記比較結果に基づいて、入力ＶＰＩ及びＶＣＩの値として特定される呼に対応するアドレスを、タグテーブル２０６、ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理テーブル２０８に対して瞬時に指定することができる。

【００５２】以上の説明から理解されるように、本実施例では、２４ビット又は２８ビットのＶＰＩ及びＶＣＩ
の全ての変化に対応可能で、かつ、入力ハイウエイ２１
０から入力するセルのヘッダ部のデータの付け替えを自律的に行うハードウエア回路を、実用的な回路規模で実現することができる。

【００５３】この場合、タグテーブル２０６、ＶＰＩ／
ＶＣＩ変換テーブル２０７及びヘッダ処理テーブル２０
８の各アドレスには、呼の設定中でも、図６と同様の特には図示しないコールプロセッサ及びオーダ受信・分配回路から、アドレスバス２１３、セレクタ２０５、データバス２１５及び書き込み制御線２１４を介して、タグ、新たなＶＰＩとＶＣＩ、及び各種ヘッダ情報を、任意に書き込むことができる。

【００５４】ここで、ヘッダ処理テーブル２０８に書き込まれる各種ヘッダ情報は、コールプロセッサからソフトウエア処理によってではなく、専用の処理回路からアドレスバス２１３、セレクタ２０５、データバス２１５
及び書き込み制御線２１４を介してハードウエア処理によって書き込まれるように構成することもできる。

【００５５】具体的には、まず、図４のＵＮＩにおけるＧＦＣの処理については、ＣＣＩＴＴにおいて明確な勧告がなされていないため、例えばコールプロセッサが、
ヘッダ処理テーブル２０８上の各呼に対応するアドレスのＧＦＣとして、値“０”を設定するように構成できる。

【００５６】次に、図４のＵＮＩ又は図５のＮＮＩにおけるＰＴの処理に関しては、例えばコールプロセッサが、ソフトウエア処理によって、ヘッダ処理テーブル２
０８上の各呼に対応するアドレスのＰＴを設定する。 或いは、試験セルを発生するための専用の処理回路が、ハードウエア処理によって、ヘッダ処理テーブル２０８上の各呼に対応するアドレスのＰＴを設定する。

【００５７】また、図４のＵＮＩ又は図５のＮＮＩにおけるＣＬＰの処理に関しては、通常はコールプロセッサが、ソフトウエア処理によって、ヘッダ処理テーブル２
０８上の各呼に対応するアドレスのＣＬＰを設定する。
これに加えて、各呼の帯域を管理しているポリス回路が、ハードウエア処理によって、違反セルと判定したセルが属する呼に対応するヘッダ処理テーブル２０８上のアドレスのＣＬＰを設定する。 なお、ポリス回路による違反セルの設定は、ＣＬＰだけではなく、予約ビットであるＲＥＳ（図４又は図５参照）を使用して行われてもよい。

【００５８】以上の説明から理解されるように、本実施例では、ヘッダ情報に関する様々な処理を効率良く実行することができ、ヘッダ処理テーブル２０８を介することにより、将来のＣＣＩＴＴの勧告の変化にも柔軟に対応することができる。

【００５９】上述の実施例では、タグテーブル２０６、
ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理テーブル２０８は、それぞれ独立した記憶部として構成されているが、これら３つのテーブルは、タグ、新たなＶＰ
ＩとＶＣＩ及び各種ヘッダ情報が１組のデータとして各アドレスに記憶される構成を有する１つのテーブルで置き換えられてもよい。

【００６０】

【発明の効果】本発明によれば、入力されたセルの仮想識別子を判定するための仮想識別子記憶手段及び比較手段は、実際に１つの交換機に入力されるセルにおいて仮想識別子の値が変化し得る高々２５６個程度設けるだけでよい。 また、入力されるセルのヘッダ部の各ヘッダ情報を付け替えるために設けられる出力ヘッダ情報記憶手段においても、それと同程度の記憶領域を設けるだけでよい。 従って、仮想識別子の全ビット範囲の変化数をフルサポートすることができ、かつ、入力されるセルのヘッダ部のデータの付け替えを自律的に行うハードウエア回路を、実用的な回路規模で実現することが可能となる。

【００６１】また、ヘッダ情報の制御を出力ヘッダ情報記憶手段を介して行うことにより、ヘッダ情報の仕様の変化にも柔軟に対応することが可能となる。 特に、出力ヘッダ情報記憶手段の各記憶領域における各出力ヘッダ情報の設定状態を、外部に接続された出力ヘッダ情報制御手段などによるソフトウエア処理又はハードウエア処理によって制御することにより、ヘッダ情報に関する様々な処理を効率良く実行することが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明によるＶＣＣの実施例の構成図である。

【図３】比較回路２０２の構成図である。

【図４】ＵＮＩにおけるセルのデータフォーマットを示した図である。

【図５】ＮＮＩにおけるセルのデータフォーマットを示した図である。

【図６】ＶＣＣ及びその周辺の従来例の構成図である。

【符号の説明】

１０１ 入力されるセル １０２ 仮想識別子記憶手段 １０３ 比較手段 １０４ アドレス指定手段 １０５ 出力ヘッダ情報 １０６ 出力ヘッダ情報記憶手段 １０７ ヘッダ挿入手段