半导体结构及其形成方法
阅读：812发布：2020-05-08
专利汇可以提供半导体结构及其形成方法专利检索，专利查询，专利分析的服务。并且一种 半导体 结构及其形成方法，形成方法包括：提供基底，基底上形成有金属栅极层；在金属栅极层的顶部形成保护层；在基底上形成层间介质层，层间介质层 覆盖 保护层；形成位于所述层间介质层内的初始 接触 孔，所述初始接触孔露出所述金属栅极层上方的所述保护层；去除初始接触孔中的 聚合物 ；在去除所述聚合物后，形成贯穿所述层间介质层和保护层的接触孔，所述接触孔暴露出所述金属栅极层；填充所述接触孔形成接触孔插塞。本 发明 通过保护层，在降低金属栅极层受损的概率的同时，提高对初始接触孔中聚合物的去除效果，从而提高导电材料在接触孔中的填充能 力 、降低发生接触孔断开问题的概率，进而提高半导体结构的良率和可靠性。，下面是半导体结构及其形成方法专利的具体信息内容。
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有金属栅极层；
在所述金属栅极层的顶部形成保护层；
在所述基底上形成层间介质层，所述层间介质层覆盖所述保护层；
形成位于所述层间介质层内的初始接触孔，所述初始接触孔露出所述金属栅极层上方的所述保护层；
去除所述初始接触孔中的聚合物；
在去除所述聚合物后，形成贯穿所述层间介质层和保护层的接触孔，所述接触孔暴露出所述金属栅极层；
填充所述接触孔形成接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述初始接触孔中的聚合物的步骤包括：对所述初始接触孔进行酸洗处理。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：对所述金属栅极层的顶部进行氧化处理，将部分厚度的所述金属栅极层转化为所述保护层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述氧化处理的工艺为含氧氛围下的炉管工艺或者含氧氛围下的退火工艺。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述氧化处理的工艺为含氧氛围下的炉管工艺；
所述炉管工艺的参数包括：反应气体为O2，工艺温度为300℃至500℃，工艺时间为60秒至180秒。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：通过沉积的方式，在所述金属栅极层顶部形成所述保护层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为金属氧化物、SiCN、SiBN、SiOCN或SiON，且所述金属氧化物中的金属元素与金属栅极层中的金属元素相同。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述保护层的材料为金属氧化物，所述保护层的材料为Al2O3、CuO、Ag2O、Au2O3、PtO2、NiO或TiO2。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述金属栅极层的顶部形成保护层的步骤中，所述保护层的厚度为 至
10.如权利要求2所述的半导体结构的形成方法，其特征在于，所述酸洗处理采用的溶液为SPM溶液、氯酸溶液、高氯酸溶液、氢氟酸溶液或硝酸溶液。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述酸洗处理采用的溶液为SPM溶液，所述酸洗处理的参数包括：硫酸和双氧水的体积比为4:1至2:1，溶液温度为
80℃至150℃，工艺时间为60秒至240秒。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在去除所述聚合物后，形成所述接触孔之前，还包括：在所述初始接触孔的底部和侧壁上形成阻挡层；
形成所述阻挡层之后，还包括：通过物理轰击的方式，去除所述初始接触孔底部的所述阻挡层；
在所述物理轰击的步骤中，去除所述阻挡层露出的所述保护层，形成所述接触孔。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述金属栅极层两侧的基底内形成有源漏掺杂层，所述金属栅极层露出的基底上形成有底部介质层，所述底部介质层覆盖所述金属栅极层侧壁且露出所述金属栅极层顶部；
形成所述保护层的步骤中，在所述底部介质层露出的金属栅极层顶部形成所述保护层；
形成所述层间介质层的步骤中，在所述底部介质层上形成所述层间介质层。
14.一种半导体结构，其特征在于，包括：
基底；
金属栅极层，位于所述基底上；
保护层，位于所述金属栅极层的顶部；
层间介质层，位于所述基底上且覆盖所述保护层；
初始接触孔，位于所述层间介质层内，所述初始接触孔露出所述金属栅极层上方的所述保护层。
15.如权利要求14所述的半导体结构，其特征在于，所述保护层由部分厚度的金属栅极层氧化而成。
16.如权利要求14所述的半导体结构，其特征在于，所述保护层的材料为金属氧化物、SiCN、SiBN、SiOCN或SiON，且所述金属氧化物中的金属元素与金属栅极层中的金属元素相同。
17.如权利要求16所述的半导体结构，其特征在于，所述保护层的材料为金属氧化物，所述保护层的材料为Al2O3、CuO、Ag2O、Au2O3、PtO2、NiO或TiO2。
18.如权利要求14所述的半导体结构，其特征在于，所述保护层的厚度为 至
19.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：源漏掺杂层，位于所述金属栅极层两侧的基底内；底部介质层，位于所述金属栅极层露出的基底上，所述底部介质层覆盖所述金属栅极层侧壁且露出所述金属栅极层顶部；
所述保护层位于所述底部介质层露出的金属栅极层顶部；
所述层间介质层位于所述底部介质层上。
半导体结构及其形成方法
技术领域
背景技术
[0002] 集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着超大规模集成电路的发展趋势，集成电路越来越复杂，半导体器件技术节点不断减小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，例如：半导体器件漏电流大的问题。为了改善漏电流的问题，目前主要采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。
[0003] 而且，随着超大规模集成电路的发展趋势，所含元件也越来越多，接触孔工艺成为了MOS晶体管制造中不可或缺的工艺步骤，接触孔插塞是连接MOS晶体管有源区与后端金属层、最终连接外部电路的重要媒介，接触孔插塞的形成质量直接影响到器件性能及产品良率，例如电迁移性能等。
发明内容
[0004] 本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的良率和可靠性。
[0005] 为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有金属栅极层；在所述金属栅极层的顶部形成保护层；在所述基底上形成层间介质层，所述层间介质层覆盖所述保护层；形成位于所述层间介质层内的初始接触孔，所述初始接触孔露出所述金属栅极层上方的所述保护层；去除所述初始接触孔中的聚合物；在去除所述聚合物后，形成贯穿所述层间介质层和保护层的接触孔，所述接触孔暴露出所述金属栅极层；填充所述接触孔形成接触孔插塞。
[0006] 相应的，本发明实施例还提供一种半导体结构，包括：基底；金属栅极层，位于所述基底上；保护层，位于所述金属栅极层的顶部；层间介质层，位于所述基底上且覆盖所述保护层；初始接触孔，位于所述层间介质层内，所述初始接触孔露出所述金属栅极层上方的所述保护层。
[0007] 与现有技术相比，本发明实施例的技术方案具有以下优点：
[0008] 本发明实施例在金属栅极层的顶部形成保护层，随后在基底上形成覆盖所述保护层的层间介质层，并形成位于所述层间介质层内的初始接触孔，所述初始接触孔露出所述金属栅极层上方的所述保护层，在所述保护层的保护作用下，减少了金属栅极层对去除聚合物所采用工艺的限制，能够在降低所述金属栅极层受损的概率的同时，选择适宜的工艺以去除所述初始接触孔中的聚合物，提高对所述初始接触孔中聚合物的去除效果，从而提高导电材料在接触孔中的填充(gap fill)能力、降低发生接触孔断开(contact open)问题的概率，相应提高接触孔插塞和金属栅极层之间的电连接效果，进而提高半导体结构的良率和可靠性。
[0010] 图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011] 图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0012] 目前，接触孔工艺容易导致半导体结构良率和可靠性下降。现结合一种半导体结构的形成方法分析其良率和可靠性下降的原因。
[0013] 参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
[0014] 参考图1，提供基底10，所述基底10上形成有金属栅极层20，所述金属栅极层20两侧的基底10内形成有源漏掺杂层25，所述源漏掺杂层25上形成有刻蚀停止层30，所述金属栅极层20露出的刻蚀停止层30上形成有层间介质层40，所述层间介质层40覆盖所述金属栅极层20。
[0015] 参考图2，通过干法刻蚀工艺，在所述金属栅极层20两侧的层间介质层40和刻蚀停止层30内形成露出源漏掺杂层25的第一接触孔41，在所述金属栅极层20上方的层间介质层40内形成露出金属栅极层20顶部的第二接触孔42。
[0016] 参考图3，在所述第一接触孔41(如图2所示)和第二接触孔42(如图2所示)内填充导电材料，形成电连接所述源漏掺杂层25的第一接触孔插塞51以及电连接所述金属栅极层20的第二接触孔插塞52。
[0017] 在干法刻蚀的过程中，容易在第一接触孔41和第二接触孔42中容易形成聚合物，该聚合物在刻蚀完成后必须去除，否则容易影响器件的良率和可靠性，因此，在刻蚀后，通常会对第一接触孔41和第二接触孔42进行清洗处理，从而提高各接触孔内的清洁度，为导电材料的填充提供良好的界面。
[0019] 为了防止对金属栅极层20造成腐蚀，目前采用臭氧清洗(Ozone clean)的方式进行所述清洗处理。但是，聚合物具有很强的难以氧化和去除的碳氟键，臭氧清洗对聚合物的去除效果较差，在所述清洗处理后，所述第一接触孔41和第二接触孔42内产生聚合物残留的概率较高，残留的聚合物占据第一接触孔41和第二接触孔42的部分空间，从而降低导电材料的填充能力，发生接触孔断开问题的概率较高，这容易降低第一接触孔插塞51与源漏掺杂层25的电连接效果、第二接触孔插塞52与金属栅极层20的电连接效果，进而导致半导体结构的良率和可靠性下降。
[0020] 为了解决所述技术问题，本发明实施例在金属栅极层的顶部形成保护层，随后在基底上形成覆盖所述保护层的层间介质层，并形成位于所述层间介质层内的初始接触孔，所述初始接触孔露出所述金属栅极层上方的所述保护层，在所述保护层的保护作用下，减少了金属栅极层对去除聚合物所采用工艺的限制，能够在降低所述金属栅极层受损的概率的同时，选择适宜的工艺以去除所述初始接触孔中的聚合物，提高对所述初始接触孔中聚合物的去除效果，从而提高导电材料在接触孔中的填充能力、降低发生接触孔断开问题的概率，相应提高接触孔插塞和金属栅极层之间的电连接效果，进而提高半导体结构的良率和可靠性。
[0021] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0022] 图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0023] 参考图4，提供基底100，所述基底100上形成有金属栅极层210。
[0024] 所述基底100用于为半导体结构的形成提供工艺平台。其中，所述基底100可用于形成NMOS器件和PMOS器件中的一种或两种。
[0025] 本实施例中，以所形成的所述半导体结构为平面结构为例进行说明，所述基底100为平面衬底。在其他实施例中，所形成的所述半导体结构也可以为鳍式场效应管，相应的，所述基底包括衬底以及位于衬底上的多个分立的鳍部。
[0026] 本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
[0027] 所述金属栅极层210露出的基底100内还形成有隔离结构101。所述隔离结构101用于对相邻器件起到电隔离的作用。
[0028] 本实施例中，所述隔离结构101顶部高于所述基底100顶部，且还覆盖所述基底100的部分顶部。
[0029] 本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
[0030] 所述金属栅极层210为金属栅结构(metal gate，MG)的一部分。本实施例中，所述金属栅极层210的材料为铝。在其他实施例中，所述金属栅极层的材料还可以为Cu、Ag、Au、Pt、Ni或Ti。
[0031] 本实施例中，所述金属栅结构还包括高k栅介质层(未标示)以及位于所述高k栅介质层上的功函数层(未标示)，所述金属栅极层210相应位于所述功函数层上。
[0032] 所述高k栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是相对介电常数大于氧化硅相对介电常数的栅介质材料；所述高k栅介质层106的材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO和HfZrO中的一种或多种。本实施例中，所述高k栅介质层106的材料为HfO2。
[0033] 当所形成的半导体结构为NMOS器件时，所述功函数层的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种；当所形成的半导体结构为PMOS器件时，所述功函数层的材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN、TiSiN中的一种或几种。
[0034] 所述金属栅极层210两侧的基底100内形成有源漏掺杂层250。
[0035] 本实施例中，利用选择性外延工艺形成所述源漏掺杂层250，所述源漏掺杂层250顶部高于所述基底100顶部。在其他实施例中，所述源漏掺杂层顶部也可以和基底顶部相齐平。
[0036] 具体地，当所形成的半导体结构为NMOS器件时，所述源漏掺杂层250的材料相应为掺杂有N型离子的Si或SiC，所述N型离子为P、As或Sb；当所形成的半导体结构为PMOS器件时，所述源漏掺杂层250的材料相应为掺杂有P型离子的Si或SiGe，所述P型离子为B、Ga或In。
[0037] 所述金属栅极层210的侧壁上形成有侧墙260，所述侧墙260用于定义所述源漏掺杂层250的形成区域。所述侧墙260的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙260可以为单层结构或叠层结构。本实施例中，所述侧墙260为单层结构，所述侧墙260的材料为氮化硅。
[0038] 本实施例中，采用后形成高k栅介质层后形成金属栅极(high k last metal gate last)工艺形成所述金属栅结构，因此，所述金属栅极层210露出的基底100上形成有底部介质层102，所述底部介质层102覆盖所述金属栅极层210侧壁且露出所述金属栅极层210顶部。
[0039] 所述底部介质层102用于为金属栅结构的形成以及后续接触孔插塞的形成提供工艺平台，还用于对相邻器件起到隔离作用。
[0040] 本实施例中，所述底部介质层102的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅等绝缘材料。
[0041] 具体地，形成所述金属栅结构的步骤包括：在所述基底100上形成伪栅结构；在所述伪栅结构的侧壁上形成侧墙260；以所述侧墙260为掩膜，在所述伪栅结构两侧的基底100内形成源漏掺杂层250；形成保形覆盖所述伪栅结构、侧墙260、源漏掺杂层250和隔离结构101的刻蚀停止层240；形成覆盖所述刻蚀停止层240的介质材料层；对所述介质材料层进行平坦化处理，去除高于所述伪栅结构顶部介质材料层，保留剩余的介质材料层作为所述底部介质层102，且在所述平坦化处理的过程中，去除高于所述伪栅结构顶部的刻蚀停止层
240，使所述底部介质层102露出所述伪栅结构顶部；去除所述伪栅结构，在所述底部介质层
102内形成栅极开口；在所述栅极开口内形成所述金属栅结构。
240，使所述底部介质层102露出所述伪栅结构顶部；去除所述伪栅结构，在所述底部介质层
102内形成栅极开口；在所述栅极开口内形成所述金属栅结构。
[0042] 相应的，所述高k栅介质层位于所述栅极开口的侧壁和底部，所述功函数层保形覆盖所述高k栅介质层，所述金属栅极层210填充于所述栅极开口内。
[0043] 本实施例中，为了便于图示，以所述伪栅结构为单层结构的伪栅层为例进行说明，去除所述伪栅结构后，所述栅极开口露出所述基底100。在其他实施例中，所述伪栅结构还可以为叠层结构，包括伪栅氧化层以及位于所述伪栅氧化层栅上的伪栅层，相应的，所述金属栅结构和基底之间还可以保留有所述伪栅氧化层。
[0044] 在后续形成电连接源漏掺杂层250的接触孔插塞的过程中，刻蚀所述底部介质层102的刻蚀工艺对所述刻蚀停止层240的刻蚀速率较小，所述刻蚀停止层240顶面用于定义刻蚀工艺的停止位置。本实施例中，所述刻蚀停止层240的材料为氮化硅。在其他实施例中，所述刻蚀停止层的材料还可以为氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
[0045] 参考图5，在所述金属栅极层210的顶部形成保护层215。
[0046] 后续形成覆盖所述保护层215的层间介质层、并在所述层间介质层内形成露出所述保护层215的初始接触孔后，还会进行去除所述初始接触孔中聚合物的步骤，所述保护层215用于对所述金属栅极层210顶部起到保护作用，减少了金属栅极层210对去除聚合物所采用工艺的限制，能够在降低所述金属栅极层210受损的概率的同时，选择适宜的工艺以去除所述初始接触孔中的聚合物，提高对所述初始接触孔中聚合物的去除效果。
[0047] 本实施例中，所述金属栅极层210露出的基底100上形成有所述底部介质层102，因此，在所述底部介质层102露出的金属栅极层210顶部形成所述保护层215，以减小所述保护层215对其他膜层结构的影响。而且，所述底部介质层102还能为所述保护层215的形成提供工艺平台，提高了工艺可操作性，所述底部介质层102覆盖所述源漏掺杂层250，相应还能减小形成保护层215的工艺对源漏掺杂层250的影响。
[0048] 本实施例中，所述保护层215的材料为金属氧化物，且所述金属氧化物中的金属元素与金属栅极层210中的金属元素相同。
[0049] 金属氧化物的致密度和硬度相对较高，使所述保护层215对所述金属栅极层210的保护作用得到保障。
[0050] 而且，层间介质层的材料通常为介电材料(例如：氧化硅)，所述金属氧化物和层间介质层之间具有较高的刻蚀选择比，在后续形成初始接触孔的刻蚀工艺中，所述保护层215能够起到刻蚀停止层的作用。
[0051] 此外，通过选用金属氧化物，并选用与金属栅极层210相同的金属元素，能够避免杂质元素的引入，从而减小对金属栅极层210性能的影响。
[0052] 本实施例中，所述金属栅极层210的材料为铝，所述保护层215的材料相应为Al2O3。在其他实施例中，根据金属栅极层的材料，所述保护层的材料还可以为CuO、Ag2O、Au2O3、PtO2、NiO或TiO2。
[0053] 所述保护层215的厚度不宜过小，也不宜过大。如果所述厚度过小，相应会降低所述保护层215对金属栅极层210的保护作用，金属栅极层210在后续去除聚合物的步骤中受损的概率变高；如果所述厚度过大，在后续形成接触孔的过程中，相应会增加后续刻蚀保护层215以露出金属栅极层210顶部的工艺难度，从而容易对接触孔插塞和金属栅极层210的电连接造成不良影响。为此，本实施例中，所述保护层215的厚度为 至 例如：
[0054] 本实施例中，形成所述保护层215的步骤包括：对所述金属栅极层210的顶部进行氧化处理，将部分厚度的所述金属栅极层210转化为所述保护层215。
[0055] 具体地，对所述底部介质层102露出的金属栅极层210顶部进行氧化处理。通过氧化处理的方式，所述保护层215顶部仍与所述底部介质层102顶部齐平，有利于提高后续介质层的顶面平坦度。
[0056] 需要说明的是，所述保护层215的厚度越大，氧化处理后剩余金属栅极层210的厚度则越小，因此，在实际工艺过程中，应合理设定保护层215的厚度，在保障所述保护层215对金属栅极层210的保护效果的同时，避免出现剩余金属栅极层210厚度过小的问题，从而防止对金属栅结构的性能造成不良影响。
[0057] 具体地，所述氧化处理的工艺为含氧氛围下的炉管(furnace)工艺。通过选用炉管工艺，有利于提高所述保护层215的厚度和致密度的均匀性。
[0058] 本实施例中，所述炉管工艺的反应气体为O2。
[0059] 所述炉管工艺的工艺温度不宜过低，也不宜过高。如果工艺温度过低，则氧化速率相应变慢，容易导致保护层215的厚度无法满足工艺需求，从而降低所述保护层215对金属栅极层210的保护效果；如果工艺温度过高，则容易导致氧化速率过快，从而导致剩余金属栅极层210的厚度过小、所述保护层215厚度和致密度的均匀性变差，且还容易导致所形成半导体结构的电学性能发生偏差。为此，本实施例中，所述炉管工艺的工艺温度为300℃至500℃。
[0060] 所述炉管工艺的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则在预设工艺温度下难以形成厚度满足工艺需求的保护层215；如果工艺时间过长，则容易引起过度氧化的问题，对金属栅结构性能造成不良影响的可能性变大。为此，本实施例中，所述炉管工艺的工艺时间为60秒至180秒。
[0061] 在另一些实施例中，所述氧化处理的工艺也可以为含氧氛围下的退火工艺。退火工艺的工艺时间通常较短，有利于提高制造效率。
[0062] 在其他实施例中，还可以通过沉积的方式，在所述金属栅极层顶部形成所述保护层。
[0063] 通过沉积的方式，能够减小保护层的形成工艺对金属栅极层的影响；而且，所述保护层的材料可选性更高，所述保护层不仅可选用金属氧化物，还可以选用介电材料，所选用的介电材料与层间介质层材料之间具有较高刻蚀选择比即可，该介电材料的保护层也能在后续形成初始接触孔的刻蚀工艺中起到刻蚀停止层的作用。其中，所述介电材料可以为SiCN、SiBN、SiOCN或SiON。
[0064] 具体地，可以结合沉积工艺和刻蚀工艺，形成位于所述金属栅极层顶部的所述保护层；或者，为了简化工艺步骤，也可以省去刻蚀步骤，即所述保护层覆盖所述底部介质层顶部、刻蚀停止层顶部、侧墙顶部和金属栅结构顶部，金属氧化物和介电材料的工艺兼容性较高，即使在省去刻蚀步骤的情况下，工艺风险也较低。
[0065] 参考图6，在所述基底100上形成层间介质层103，所述层间介质层103覆盖所述保护层215和源漏掺杂层250。
[0066] 所述层间介质层103用于为后续接触孔插塞的形成提供工艺平台，还用于为后段(back end of line，BEOL)制程的进行提供工艺平台。
[0067] 所述层间介质层103的材料为绝缘材料。本实施例中，所述层间介质层103的材料为正硅酸乙酯(TEOS)。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
[0068] 具体地，通过沉积的方式，在所述底部介质层102上形成所述层间介质层103，所述层间介质层103覆盖所述保护层215、侧墙260、刻蚀停止层240和底部介质层102。
[0069] 需要说明的是，在其他实施例中，当采用先形成高k栅介质层先形成金属栅极(high k first metal gate first)工艺时，也可以不形成所述底部介质层，所述层间介质层相应还填充于相邻金属栅结构之间。
[0070] 参考图7，形成位于所述层间介质层103内的初始接触孔115，所述初始接触孔115露出所述金属栅极层210上方的所述保护层215。
[0071] 所述初始接触孔115用于为后续形成露出金属栅极层210的第一接触孔提供工艺基础。
[0072] 具体地，以所述保护层215顶面作为停止位置，采用干法刻蚀工艺刻蚀所述金属栅极层210上方的层间介质层103。
[0073] 干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高所述初始接触孔115的侧壁形貌质量。本实施例中，所述干法刻蚀工艺采用的刻蚀气体可以是CF4、CF8、C5F8、C4F6、CHF3和BCl3中的一种或者其任意组合。
[0074] 本实施例中，在形成所述初始接触孔115的步骤中，还刻蚀所述金属栅极层210两侧的层间介质层103、底部介质层102和刻蚀阻挡层240，形成贯穿所述层间介质层103、底部介质层102和刻蚀阻挡层240的第二接触孔125，所述第二接触孔125露出所述源漏掺杂层250，所述第二接触孔125用于为后续形成电连接所述源漏掺杂层250的接触孔插塞提供空间位置。
[0075] 具体地，形成所述初始接触孔115和第二接触孔125的步骤包括：在所述层间介质层103上形成介电抗反射涂层(DARC)；在所述介电抗反射涂层上形成图形化的光刻胶层，所述光刻胶层露出金属栅结构上方的部分介电抗反射涂层、以及所述源漏掺杂层250上方的部分介电抗反射涂层；以所述光刻胶层为掩膜，刻蚀所述介电抗反射涂层；以刻蚀后的介电抗反射涂层为掩膜，刻蚀所述层间介质层103，在所述金属栅极层210上方的层间介质层103内形成所述初始接触孔115，在所述源漏掺杂层250上方的层间介质层103、底部介质层102和刻蚀阻挡层240内形成所述第二接触孔125。
[0076] 需要说明的是，在刻蚀所述底部介质层102和刻蚀阻挡层240的过程中，所述保护层215对所述金属栅极层210顶部起到保护作用，显著降低了所述金属栅极层210受损的概率。
[0077] 还需要说明的是，光刻胶层和介电抗反射涂层的刻蚀选择比较低，在刻蚀介电抗反射涂层后，光刻胶层通常已被去除，因此在形成所述初始接触孔115和第二接触孔125后，仅需去除所述介电抗反射涂层。在其他实施例中，当所述介电抗反射涂层上仍有光刻胶残留时，相应去除剩余的第一光刻胶层和所述介电抗反射涂层。
[0078] 本实施例中，形成所述初始接触孔115后，还包括：去除所述初始接触孔115中的聚合物。
[0079] 在干法刻蚀工艺过程中，所述初始接触孔115中容易形成有聚合物，通过去除聚合物的步骤，提高了所述初始接触孔115的清洁度，进而提高后续第一接触孔插塞的形成质量。
[0080] 本实施例中，所述金属栅极层210顶部形成有所述保护层215，在所述保护层215的保护作用下，减少了金属栅极层210对去除聚合物所采用工艺的限制，能够在降低所述金属栅极层210受损的概率的同时，选择适宜的工艺以去除所述初始接触孔115中的聚合物。
[0081] 本实施例中，除所述初始接触孔115中的聚合物的步骤包括：对所述初始接触孔115进行酸洗处理。
[0082] 与臭氧清洗的方式相比，酸洗处理所采用的酸溶液(例如：SPM溶液)能够溶解该聚合物，去除聚合物的效果明显，使得聚合物的去除效果得到保障。
[0083] 其中，在所述保护层215的保护作用下，有效降低了所述金属栅极层210受到腐蚀的概率，提高了酸洗处理的可行性。
[0084] 本实施例中，所述保护层215的材料为金属氧化物，酸洗处理所采用的酸溶液对金属氧化物的腐蚀性较小，使所述保护层215对所述金属栅极层210的保护作用得到保障。
[0085] 本实施例中，所述酸洗处理采用的溶液为硫酸、双氧水和去离子水的混合溶液(即SPM溶液)。SPM溶液是一种常用于去除聚合物的溶液，硫酸和双氧水相互反应形成磺酸，所形成的磺酸能够和聚合物相反应并溶解聚合物，然后通过去离子水将溶解物去除，从而起到去除聚合物的作用，且去除效果较好。
[0087] 本实施例中，SPM溶液中硫酸和双氧水的体积比为4:1至2:1。通过将所述体积比设定在合理范围内，以提高硫酸和双氧水的反应速度，从而能够更充分、高效地溶解聚合物。
[0088] SPM溶液的溶液温度不宜过低，也不宜过高。如果溶液温度过低，相应会降低对聚合物的溶解速率，从而导致去除聚合物的效率下降，在一定工艺时间内，去除聚合物的效果相应变差；如果溶液温度过高，则容易对保护层215造成腐蚀，从而增加金属栅极层210受损的概率。为此，本实施例中，SPM溶液的溶液温度为80℃至150℃。
[0089] 需要说明的是，在所述保护层215的保护作用下，可适当增加所述SPM溶液的溶液温度，以提高去除聚合物的效率。
[0090] 所述酸洗处理的工艺时间不宜过短，也不宜过长。如果时间过短，容易导致所形成的磺酸与聚合物的反应不充分，从而降低去除聚合物的效果，所述初始接触孔115内发生聚合物残留的概率相应较高；如果时间过长，不仅会浪费工艺时间和成本，且还容易损伤其他膜层结构，例如层间介质层103等，工艺风险会变大。为此，本实施例中，所述酸洗处理的工艺时间为60秒至240秒。
[0091] 需要说明的是，在所述酸洗处理的过程中，还对所述第二接触孔125进行清洗，相应提高了所述第二接触孔125的清洁度。
[0092] 结合参考图8至图9，在去除所述聚合物后，形成贯穿所述层间介质层103和保护层215的第一接触孔135，所述第一接触孔135暴露出所述金属栅极层210。
[0093] 所述第一接触孔135用于为后续第一接触孔插塞的形成提供空间位置。
[0094] 如图8所示，本实施例中，在去除所述聚合物后，形成所述第一接触孔135(如图9所示)之前，还包括：在所述初始接触孔115的底部和侧壁上形成阻挡层310。
[0095] 所述阻挡层310用于作为后续第一接触孔插塞和层间介质层103之间的阻挡膜，以降低第一接触孔插塞的金属材料扩散至层间介质层103中的概率，所述阻挡层310还用于作为黏附膜，以提高第一接触孔插塞在第一接触孔135中的黏附性。
[0096] 本实施例中，所述阻挡层310包括Ta层以及位于所述Ta层上的TaN层。在其他实施例中，所述阻挡层也可以包括Ti层以及位于所述Ti层上的TiN层。
[0097] 本实施例中，所述层间介质层103、底部介质层102和刻蚀阻挡层240内还形成有露出所述源漏掺杂层250的第二接触孔125，因此，在形成所述阻挡层310的步骤中，所述阻挡层310还位于所述第二接触孔125的底部和侧壁上。
[0099] 如图9所示，形成所述阻挡层之后，通过物理轰击(re-sputter)的方式，去除所述初始接触孔115底部的所述阻挡层310。
[0100] 通过进行物理轰击，去除初始接触孔115底部的阻挡层310，从而为后续露出所述金属栅极层210顶部提供工艺基础，进而提高后续第一接触孔插塞和金属栅极层210的电连接效果；而且，物理轰击去除的阻挡层310材料会反溅到初始接触孔115底部和侧壁的拐角处，有利于提高该位置的阻挡层310厚度，从而改善该位置对金属材料的阻挡效果。
[0101] 本实施例中，采用惰性气体等离子进行物理轰击。其中，所述惰性气体包括氩气、氖气、氦气、氪气或氙气。
[0102] 本实施例中，由于所述保护层210的厚度较小，因此，在所述物理轰击的步骤中，即可去除所述初始接触孔115底部的所述保护层215，以形成所述第一接触孔135，无需新增额外的刻蚀工艺，工艺简单，与现有制程的兼容性高。
[0103] 需要说明的是，在所述物理轰击的步骤中，还去除所述第二接触孔125底部的阻挡层310，露出所述源漏掺杂层250，从而为后续制程提供工艺基础。
[0104] 参考图10，形成所述阻挡层310后，在所述第一接触孔135(如图9所示)和第二接触孔125(如图9所示)内填充导电材料，在所述第一接触孔135内形成电连接所述金属栅极层210的第一接触孔插塞330，在所述第二接触孔125内形成电连接所述源漏掺杂层250的第二接触孔插塞320。
[0105] 本实施例中，所述导电材料还覆盖位于所述层间介质层103顶部的阻挡层310，因此填充导电材料后，还包括：对所述导电材料进行平坦化处理，以去除高于所述层间介质层103顶部的导电材料，保留所述第一接触孔135内的导电材料作为所述第一接触孔插塞330，保留所述第二接触孔125内的导电材料作为第二接触孔插塞320。其中，在所述平坦化处理的过程中，去除位于所述层间介质层103顶部的阻挡层310。
[0106] 本实施例中，所述第一接触孔插塞330和第二接触孔插塞320的材料为W。可以采用化学气相沉积、溅射或电镀的方式形成。在其他实施例中，所述第一接触孔插塞和第二接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
[0107] 需要说明的是，通过前述去除聚合物的步骤，有效去除了所述第一接触孔135和第二接触孔125内的聚合物，因此，所述导电材料在所述第一接触孔135和第二接触孔125内的填充能力较好、发生接触孔断开问题的概率较低，相应提高了第一接触孔插塞330和金属栅极层210之间的电连接效果、以及第二接触孔插塞320和源漏掺杂层250的电连接效果，进而提高半导体结构的良率和可靠性。
[0108] 相应的，本发明实施例还提供一种半导体结构。参考图7，示出了本发明半导体结构一实施例的结构示意图。
[0109] 所述半导体结构包括：基底100；金属栅极层210，位于所述基底100上；保护层215，位于所述金属栅极层210的顶部；层间介质层103，位于所述基底100上且覆盖所述保护层215；初始接触孔115，位于所述层间介质层103内，所述初始接触孔115露出所述金属栅极层
210上方的保护层215。
210上方的保护层215。
[0110] 所述基底100用于为半导体结构的形成提供工艺平台。其中，所述半导体结构可以为NMOS器件和PMOS器件中的一种或两种。
[0111] 本实施例中，以所述半导体结构为平面结构为例进行说明，所述基底100为平面衬底。在其他实施例中，所述半导体结构也可以为鳍式场效应管，相应的，所述基底包括衬底以及位于衬底上的多个分立的鳍部。
[0112] 本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
[0113] 所述半导体结构还包括：隔离结构101，位于所述金属栅极层210露出的基底100内。所述隔离结构101用于对相邻器件起到电隔离的作用。
[0114] 本实施例中，所述隔离结构101顶部高于所述基底100顶部，且还覆盖所述基底100的部分顶部。
[0115] 本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
[0116] 所述金属栅极层210为金属栅结构的一部分。本实施例中，所述金属栅极层210的材料为铝。在其他实施例中，所述金属栅极层的材料还可以为Cu、Ag、Au、Pt、Ni或Ti。
[0117] 为此，所述金属栅结构还包括高k栅介质层(未标示)以及位于所述高k栅介质层上的功函数层(未标示)，所述金属栅极层210相应位于所述功函数层上。
[0118] 所述高k栅介质层的材料为高k栅介质材料，所述高k栅介质层106的材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO和HfZrO中的一种或多种。本实施例中，所述高k栅介质层106的材料为HfO2。
[0119] 当所形成的半导体结构为NMOS器件时，所述功函数层的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种；当所形成的半导体结构为PMOS器件时，所述功函数层的材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN、TiSiN中的一种或几种。
[0120] 所述半导体结构还包括：源漏掺杂层250，位于所述金属栅极层210两侧的基底100内。
[0121] 本实施例中，所述源漏掺杂层250顶部高于所述基底100顶部。在其他实施例中，所述源漏掺杂层顶部也可以和基底顶部相齐平。
[0122] 具体地，当半导体结构为NMOS器件时，所述源漏掺杂层250的材料相应为掺杂有N型离子的Si或SiC，所述N型离子为P、As或Sb；当半导体结构为PMOS器件时，所述源漏掺杂层250的材料相应为掺杂有P型离子的Si或SiGe，所述P型离子为B、Ga或In。
[0123] 所述金属栅极层210的侧壁上形成有侧墙260，所述侧墙260用于定义所述源漏掺杂层250的形成区域。所述侧墙260的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙260可以为单层结构或叠层结构。本实施例中，所述侧墙260为单层结构，所述侧墙260的材料为氮化硅。
[0124] 本实施例中，所述金属栅结构通过后形成高k栅介质层后形成金属栅极的方式形成，因此，所述半导体结构还包括：底部介质层102，位于所述金属栅极层210露出的基底100上，所述底部介质层102覆盖所述金属栅极层210侧壁且露出所述金属栅极层210顶部。
[0125] 所述底部介质层102用于为金属栅结构的形成以及接触孔插塞的形成提供工艺平台，还用于对相邻器件起到隔离作用。本实施例中，所述底部介质层102的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅等绝缘材料。
[0126] 相应的，所述高k栅介质层位于所述金属栅极层210和侧墙260之间、以及所述金属栅极层210和基底100之间，所述功函数层位于所述金属栅极层210和高k栅介质层之间。
[0127] 本实施例中，所述半导体结构还包括：保形覆盖所述隔离结构101、源漏掺杂层250和侧墙260的刻蚀停止层240。
[0128] 本实施例中，所述刻蚀停止层240的材料为氮化硅。在其他实施例中，所述刻蚀停止层的材料还可以为氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
[0129] 相应的，所述底部介质层102位于所述刻蚀停止层240上。
[0130] 所述保护层215用于对所述金属栅极层210顶部起到保护作用。在接触孔工艺中，通常会进行去除所述初始接触孔115中聚合物的步骤，在所述保护层215的保护作用下，减少了金属栅极层210对去除聚合物所采用工艺的限制，能够在降低所述金属栅极层210受损的概率的同时，选择适宜的工艺(例如：酸洗处理的方式)以去除所述初始接触孔中的聚合物，提高对所述初始接触孔中聚合物的去除效果。
[0131] 本实施例中，所述金属栅极层210露出的基底100上形成有底部介质层102，所述保护层215位于所述底部介质层102露出的金属栅极层210顶部，以减小所述保护层215对其他膜层结构的影响。而且，所述底部介质层102还能为保护层215的形成提供工艺平台，所述底部介质层102覆盖所述源漏掺杂层250，相应还能减小形成保护层215的工艺对源漏掺杂层250的影响。
[0132] 本实施例中，所述保护层215的材料为金属氧化物，且所述金属氧化物中的金属元素与金属栅极层210中的金属元素相同。
[0133] 金属氧化物的致密度和硬度相对较高，使所述保护层215对所述金属栅极层210的保护作用得到保障。尤其是，当采用酸洗处理的方式去除聚合物时，酸洗处理所采用的酸溶液(例如：SPM溶液)对金属金属氧化物的腐蚀性较小。
[0134] 而且，层间介质层103的材料通常为介电材料(例如：氧化硅)，所述金属金属氧化物和层间介质层103之间具有较高的刻蚀选择比，在形成初始接触孔115的刻蚀工艺中，所述保护层215能够起到刻蚀停止层的作用。
[0135] 此外，通过选用金属氧化物，并选用与金属栅极层210相同的金属元素，能够避免杂质元素的引入，从而减小对金属栅极层210性能的影响。
[0136] 本实施例中，所述金属栅极层210的材料为铝，所述保护层215的材料相应为Al2O3。在其他实施例中，根据金属栅极层的材料，所述保护层的材料还可以为CuO、Ag2O、Au2O3、PtO2、NiO或TiO2。
[0137] 所述保护层215的厚度不宜过小，也不宜过大。如果厚度过小，相应会降低保护层215对金属栅极层210的保护作用，所述金属栅极层210在去除聚合物的步骤中受损的概率变高；如果厚度过大，相应会增加后续刻蚀所述保护层215的工艺难度，从而对接触孔插塞和金属栅极层210的电连接造成不良影响。为此，本实施例中，所述保护层215的厚度为至 例如：
[0138] 本实施例中，所述保护层215由部分厚度的金属栅极层210氧化而成。因此，所述保护层215顶部与所述底部介质层102顶部齐平，有利于提高所述层间介质层103的顶面平坦度。
[0139] 需要说明的是，所述保护层215的厚度越大，金属栅极层210的厚度则越小，因此，在实际工艺过程中，应合理设定所述保护层215的厚度，在保障所述保护层215对金属栅极层210的保护效果的同时，避免出现金属栅极层210厚度过小的问题，从而防止对金属栅结构的性能造成不良影响。
[0140] 在其他实施例中，所述保护层还可以通过沉积的方式形成，所述保护层的顶部相应高于所述底部介质层的顶部。在这种情况下，所述保护层的材料可选性更高，所述保护层不仅可选用金属氧化物，还可以选用介电材料，所选用的介电材料与层间介质层103材料之间具有较高刻蚀选择比即可，所述介电材料可以为SiCN、SiBN、SiOCN或SiON。
[0141] 具体地，所述保护层可以仅位于底部介质层露出的金属栅极层顶部，也可以全面覆盖底部介质层顶部、刻蚀停止层顶部、侧墙顶部和金属栅结构顶部。
[0142] 所述层间介质层103用于为后续接触孔插塞的形成提供工艺平台，还用于为后段制程的进行提供工艺平台。
[0143] 所述层间介质层103的材料为绝缘材料。本实施例中，所述层间介质层103的材料为正硅酸乙酯。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
[0144] 具体地，所述层间介质层103位于所述底部介质层102上，所述层间介质层103覆盖所述保护层215、侧墙260、刻蚀停止层240和底部介质层102。
[0145] 需要说明的是，在其他实施例中，所述金属栅结构还可以通过先形成高k栅介质层先形成金属栅极的方式形成，所述半导体结构也可以不包括所述底部介质层，所述层间介质层相应还填充于相邻金属栅结构之间。
[0146] 所述初始接触孔115用于为接触孔的形成提供工艺基础。其中，所述接触孔用于露出金属栅极层210的顶部，从而为形成电连接金属栅极层210的接触孔插塞提供空间位置。
[0147] 本实施例中，所述初始接触孔115利用干法刻蚀工艺所形成，以提高所述初始接触孔115的侧壁形貌质量。
[0148] 在干法刻蚀工艺过程中，所述初始接触孔115中容易形成有聚合物，因此，在所述半导体结构的形成过程中，通常会在刻蚀之后对所述初始接触孔115进行清洗处理，以去除所述初始接触孔115中的聚合物，从而提高所述初始接触孔115的清洁度。
[0149] 本实施例中，由于所述初始接触孔115露出所述保护层215，在所述保护层215的保护作用下，减少了金属栅极层210对去除聚合物所采用工艺的限制，能够在降低所述金属栅极层210受损的概率的同时，选择适宜的工艺以去除所述初始接触孔中的聚合物，提高对所述初始接触孔中聚合物的去除效果，从而提高导电材料的填充能力、降低发生接触孔断开问题的概率，相应提高接触孔插塞和金属栅极层210之间的电连接效果，进而提高半导体结构的良率和可靠性。
[0150] 本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
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