[0002] 本申请要求于2017年3月3日提交且题为“ASYMMETRIC POWER STATES ON A COMMUNICATION LINK(通信链路上的非对称功率状态)”的美国
专利申请S/N.15/449,209的优先权，该申请通过援引全部纳入于此。
[0003] 背景
[0004] I.公开领域
[0005] 本公开的技术一般涉及快速外围组件互连(PCI)(PCIe)链路，尤其涉及控制与PCIe链路相关联的终端的功率状态。II.背景技术
[0006] 计算设备在当代社会已变得普遍。计算设备的普及性部分地由计算设备增加的功能性和功率来推动。处理单元与各种
外围设备通信的能
力提供了多样化的功能性和增加的功率。这些外围设备(诸如无线
调制解调器或图形卡)可以位于计算设备内部，或者诸如显示器、
传感器等外围设备可以位于计算设备外部。
[0007] 为了实现该大量的功能性，各种通信协议和标准已演进成允许集成
电路(IC)彼此通信。一种流行的通信标准是外围组件互连(PCI)标准，其具有各种置换。PCI标准中最流行的置换之一是快速PCI(PCIe)标准。
[0008] 虽然PCIe标准非常适用于各种用途，包括在诸如智能电话、平板设备、膝上型设备等移动计算设备中，但是移动计算设备还面临着附加的挑战。具体而言，移动计算设备通常依靠
电池来为实现各种功能的电路提供功率。功能越多，并且执行功能越快，则电池消耗越大，这缩短了需要为电池充电之间的可用时间。响应于消费者对更好的电池利用率的需求，设计人员已经为各种电路和通信链路实现了各种低功耗模式。通过将IC置于低功耗模式来消耗更少的功率并延长电池寿命。PCIe标准具有各种低功率模式(LPM)，包括L1、L1.1和L1.2(一般参考L1.1和L1.2而有时被称为Llss)。虽然有效降低了功耗，但仍存在进一步降低功耗的压力。
[0009] 公开概述
[0010] 详细描述中所公开的各方面包括通信链路上的非对称功率状态。在一个特别构想的方面，通信链路是快速外围组件互连(PCI)(PCIe)链路。PCIe是两个终端之间的点对点通信链路。与当前功率状态投票规则相反，本公开的示例性方面允许两个终端处于不同的功率状态。通过允许两个终端处于不同的功率状态，即使另一个终端保持在较高的功率状态中，也可以将个体终端置于低功率状态。通过在参考时钟和相应的终端之间提供
开关来启用不同的功率状态，使得参考时钟可以选择性地仅被提供给通信链路的一个终端，从而允许该终端保持在较高的功率状态中，而另一个终端则进入不需要参考时钟的低功率状态。允许两个终端处于不同的功率状态允许比对称功率状态所提供的功率节省更大的功率节省。
[0011] 就此而言，在一个方面，公开了一种对等PCIe系统。对等PCIe系统包括PCIe总线。。对等PCIe系统还包括第一链路终端。第一链路终端包括耦合至PCIe总线的第一物理层(PHY)。对等PCIe系统还包括第二链路终端。第二链路终端包括耦合至PCIe总线的第二PHY。
对等PCIe系统还包括参考时钟，其被配置成向第一链路终端和第二链路终端提供参考时钟
信号。对等PCIe系统还包括与参考时钟相关联的第一开关，其被配置成停止将参考
时钟信号发送到第一链路终端和第二链路终端中的一者，而同时保持将参考时钟信号提供给第一链路终端和第二个链路终端中的另一者。
[0012] 在另一方面，公开了一种控制对等PCIe链路的方法，该对等PCIe链路包括在低功率状态中由直接的PCIe链路连接的两个PCIe终端。该方法包括从该两个PCIe终端中的第一者接收进入低功率状态的投票。该方法还包括不从该两个PCIe终端中的第二者接收进入低功率状态的投票。该方法还包括指令该两个PCIe终端中的第一者进入低功率状态。该方法还包括在不向该两个PCIe终端中的第一者提供参考时钟信号的情况下向该两个PCIe终端中的第二者提供参考时钟信号。
[0013] 在另一方面，公开了一种参考时钟电路。参考时钟电路包括时钟源，其被配置成在时钟
节点处产生参考时钟信号。参考时钟电路还包括被耦合至时钟节点的第一开关。第一开关被配置成由来自根
复合体的第一时钟
请求信号来控制。参考时钟电路还包括被耦合至时钟节点的第二开关。第二开关被配置成由来自端点的第二时钟请求信号来控制。参考时钟电路还包括第一
接口，该第一接口被电连接到第一开关并且被配置成耦合到根复合体。参考时钟电路还包括第二接口，该第二接口电连接到第二开关并且被配置成耦合到端点。
[0014] 在另一方面，公开了一种PCIe根复合体。PCIe根复合体包括被配置成耦合到PCIe链路的PHY。PCIe根复合体还包括可操作地耦合到PHY的控制系统。控制系统被配置成通过以下方式来相对于相关联的端点非对称地进入低功率状态：投票进入低功率状态；确定相关联的端点未准备好进入低功率状态；以及进入低功率状态，而同时继续向相关联的端点提供参考时钟信号。控制系统还被配置成通过以下方式来相对于相关联的端点非对称地避免进入低功率状态，而同时指令相关联的端点进入低功率状态：从相关联的端点接收进入低功率状态的投票；以及指令相关联的端点进入低功率状态，而同时继续向PCIe根复合体提供参考时钟信号。
[0016] 图1是示例性计算设备的
框图，该计算设备可以包括具有非对称功率状态的快速外围组件互连(PCI)(PCIe)链路；
[0017] 图2A-2C解说了将参考时钟提供给与常规PCIe链路相关联的终端的三种常规方式；
[0018] 图3解说了常规开关电路的简化框图，通过该开关电路来将参考时钟提供给与常规PCIe链路相关联的相应终端；
[0019] 图4解说了常规PCIe链路允许终端进入低功率状态的信号
流程图；
[0020] 图5A是开关电路的简化框图，该开关电路允许PCIe链路的终端之间的非对称功率状态；
[0021] 图5B是PCIe链路的根复合体内的开关电路的简化框图，该开关电路允许非对称功率状态；
[0022] 图6A是解说用于PCIe链路的不同终端进入非对称低功率状态的示例性过程的通用流程图；
[0023] 图6B是解说通过其PCIe链路的根复合体可以根据端点功能性来非对称地进入低功率状态的过程的更具体的流程图；
[0024] 图7A是备用时钟电路的简化框图，当使用非对称功率状态时，该备用时钟电路可被用于在PCIe链路的终端处维持参考时钟；
[0025] 图7B是专
门为PCIe链路的端点操作的图7A的备用时钟电路的简化框图；
[0026] 图7C是专门为PCIe链路的根复合体操作的图7A的备用时钟电路的简化框图；以及[0027] 图8是解说其中PCIe链路终端可使用图7A-7C的备用时钟电路之一来非对称地进入低功率状态的过程的流程图。
[0028] 详细描述
[0029] 现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于意指“用作示例、实例、或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
[0030] 详细描述中所公开的各方面包括通信链路上的非对称功率状态。在一个特别构想的方面，通信链路是快速外围组件互连(PCI)(PCIe)链路。PCIe是两个终端之间的点对点通信链路。与当前功率状态投票规则相反，本公开的示例性方面允许两个终端处于不同的功率状态。通过允许两个终端处于不同的功率状态，即使另一个终端保持在较高的功率状态中，也可以将个体终端置于低功率状态。通过在参考时钟和相应的终端之间提供开关来启用不同的功率状态，使得参考时钟可以选择性地仅被提供给通信链路的一个终端，从而允许该终端保持在较高的功率状态中而另一个终端则进入不需要参考时钟的低功率状态。允许两个终端处于不同的功率状态允许比对称功率状态所提供的功率节省更大的功率节省。
[0031] 在解决本公开的特定结构和方法之前，参考图1讨论具有PCIe链路的计算设备的简要概述，并且参考图2A-2C、3和4提供常规PCIe系统的各种细节。本公开的示例性方面的描述在以下参考图5A开始。
[0032] 就此而言，图1解说了根据本公开的示例性方面的计算设备的示例，即基于处理器的系统100，其可以采用能够在非对称功率状态或模式中操作的PCIe链路。在该示例中，基于处理器的系统100包括一个或多个中央处理单元(CPU)102，每个中央处理单元包括一个或多个处理器104。(诸)CPU102可以具有耦合至(诸)处理器104以用于对临时存储的数据进行快速
访问的高速缓存
存储器106。(诸)CPU 102被耦合至
系统总线108，且可交互耦合被包括在基于处理器的系统100中的主设备和从设备。如众所周知的，(诸)CPU 102通过在系统总线108上交换地址、控制、以及数据信息来与这些其他设备通信。例如，(诸)CPU 102可将总线事务请求传达给一个或多个存储器
控制器110。尽管在图1中未解说，但是可以提供多个系统总线108。
[0033] 其它设备可连接到系统总线108。如图1中所解说的，作为示例，这些设备可以包括(诸)存储器控制器110、一个或多个PCIe控制器112、一个或多个网络接口控制器114、以及一个或多个显示控制器116。(诸)存储器控制器110可被耦合至一个或多个存储器单元118。(诸)PCIe控制器112可以通过一个或多个PCIe链路122耦合至一个或多个PCIe设备120。
(诸)网络接口控制器114可被耦合至一个或多个网络设备124。(诸)网络设备124可以是配置成允许往来于网络126的数据交换的任何设备。网络126可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙TM网络、以及因特网。(诸)网络接口设备124可以被配置成支持所期望的任何类型的通信协议。
[0034] (诸)CPU 102还可被配置成在系统总线108上访问(诸)显示器控制器116以控制发送给一个或多个显示器128的信息。(诸)显示控制器116经由一个或多个视频处理器(未解说)向(诸)显示器128发送要显示的信息，该视频处理器将要显示的信息处理成适于(诸)显示器128的格式。(诸)显示器128可包括任何类型的显示器，包括但不限于
阴极射线管(CRT)、
液晶显示器(LCD)、等离子显示器、发光
二极管(LED)显示器等。
[0035] 虽然本公开的概念可被应用于其他类型的通信链路，但是本公开的示例性方面非常适合与(诸)PCIe链路122一起使用。为了更好地理解本公开，本公开的示例性方面与常规PCIe链路形成对比，并且特别地，如何向PCIe链路的终端提供参考时钟。因此，图2A-2C解说了用于将参考时钟递送到PCIe链路的终端的三种常规的时钟架构。特别地，图2A解说了共用的参考时钟系统200A；图2B解说了单独的参考时钟系统200B；并且图2C解说了数据定时参考时钟系统200C。应当理解，PCIe标准将参考时钟设置为100MHz，其中
精度大于百万分之±300(ppm)。如应用于
频率的，这是在规定的理想频率与所测得的频率的长期平均值之间的百万分之几赫兹的差异。虽然准许
现场可编程门阵列(FPGA)实现的变体，但是为了简单起见，将假设参考时钟202是100MHz时钟源。在图2A的共用参考时钟系统200A中，参考时钟202将参考时钟信号(有时称为Refclk)提供给分路器204，分路器204分离Refclk并将Refclk提供给第一终端206和第二终端208，第一终端206可以是PCIe根复合体(有时在附图中称为RC)，第二终端208可以是PCIe端点(有时在附图中称为EP)。第一终端206通过PCIe链路210通信地耦合到第二终端208。Refclk可以通过独立于PCIe链路210的布线来提供给终端206和208两者，或者可以在PCIe链路210内的专用时钟通道上提供。
[0036] 在图2B的单独参考时钟系统200B中，参考时钟202仅被耦合到第一终端212，而第二参考时钟202’被耦合到第二终端214。第一终端212和第二终端214通过PCIe链路216来耦合。第二参考时钟202’可以位于包含第二终端214的集成电路(IC)内或在其外部。
[0037] 在图2C的数据定时参考时钟系统200C中，参考时钟202被提供给第一终端218。第一终端218通过PCIe链路222通信地耦合到第二终端220。第一终端218将Refclk编码到传递给第二终端220的数据流中，并且第二终端220从该数据流中提取Refclk。
[0038] 诸如参考时钟系统200A、200B和200C之类的常规PCIe系统要求每个终端(例如，终端206和208)投票进入低功率模式或状态。只要其中一个终端需要参考时钟信号，则参考时钟202(和202’)就保持接通。注意，如果PCIe链路的两侧都不支持此类投票和/或如果两侧都不支持关闭参考时钟，则PCIe标准不允许进入低功率模式Llss。
[0039] 投票通过称为CLKREQ(时钟请求)的命令来完成，该命令控制如图3所解说的主开关。就此而言，图3解说了可以驻留在图2A的共用参考时钟系统200A的分路器204内的开关电路300。开关电路300从参考时钟202接收Refclk。Refclk被传递到开关302。开关302由来自终端206和208的CLKREQ信号来控制。基于开关302是打开还是闭合的，将Refclk提供给第一终端206和第二终端208两者。
[0040] 图4解说了表示图2A的终端206和208如何参照参考时钟信号的操作来进入和退出低功率状态的信号流程图400。具体地，线402表示第一终端206在从正常操作L0转换到L1(这是低功率模式)以及回退到恢复模式时的功率模式。最初，在时间T0，第一终端206将CLKREQ线404驱动为低。类似地，第二终端208也将CLKREQ线404驱动为低或允许其处于由PCIe Llss规范所定义的“三态”。当CLKREQ线404为低时，参考时钟202产生Refclk(即，Refclk为“有效”)。在时间T1，第二终端208切换到“三态”，并且随后在时间T2，第一终端206切换到“三态”，从而指示第一终端206和第二终端208都不需要Refclk。因此，允许CLKREQ线404上升，并且当参考时钟202关闭时，Refclk变为无效。在时间T3，第一终端206再次将CLKREQ线404驱动为低，并且重新接通参考时钟，以使得Refclk再次有效。虽然未显式地解说，但只要第一终端206或第二终端208将CLKREQ线404驱动为低，参考时钟202就保持接通并继续向终端206和208两者提供Refclk。当终端206和208接收到Refclk时，终端206和208不进入低功率模式并且潜在地消耗不必要的功率。
[0041] 本公开的示例性方面允许PCIe链路的终端具有非对称的功率状态。当参考时钟仍然活跃时，一个终端可以进入低功率状态或模式，即使投票将另外指示系统保持在较高的功率状态中。应当领会，本公开适用于直接PCIe链路的两个终端，并且不涉及具有中间开关的PCIe系统。即，本公开的示例性方面是在对等系统中提供的，而不是在多点系统中提供的。
[0042] 为了实现允许其终端处于不同功率状态的PCIe链路，本公开的示例性方面提供了具有两个可独立控制的开关的开关电路，针对PCIe链路的每个终端有一个开关，这些开关选择性地提供到相应终端的参考时钟。一旦参考时钟信号不再提供给PCIe链路的一个终端，该终端就可以进入低功率状态，而另一个终端继续接收参考时钟信号并且以较高的功率状态进行操作。
[0043] 就此而言，图5A解说了示例性开关电路500。开关电路500可以包括图2A的参考时钟202。Refclk被提供给节点502，并且从节点502被提供给第一开关504和第二开关506。第一开关504和第二开关506可以各自包括具有开关的
缓冲器，或者可以是简单的晶体管开关。第一开关504由来自第一终端508的CLKREQ信号来控制，如所解说的，第一终端508是根复合体(RC)终端。因此，第一终端508选择性地接收根复合体参考时钟信号(附图中的RC Refclk)。类似地，第二开关506由来自第二终端510的CLKREQ信号来控制，如所解说的，第二终端510是端点(EP)终端。因此，第二终端510选择性地接收端点参考时钟信号(附图中的EP Refclk)。应当领会，可以存在与开关504和506相关联的相应接口，其将开关耦合到相应的终端508和510。
[0044] 如图5A所解说的，开关电路500位于相对于第一终端508或第二终端510的外部。如图5B所解说的，开关电路500’位于终端508B内，终端508B可以是根复合体。
[0045] 在任一方面(即，图5A或图5B)，第一终端508包括耦合到PCIe总线514的物理层(PHY)512。PCIe总线514类似地耦合到第二终端510内的PHY 516。
[0046] 在示例性方面，参考时钟202可以是
晶体振荡器或基于系统时钟信号等的延迟
锁定环(DLL)。可以使用其他时钟源而不脱离本公开的范围。
[0047] 注意，可以继续向终端的PHY提供参考时钟，同时允许终端的处理元件进入低功率状态。当PHY需要参考时钟但处理元件可能被强制进入低功率状态时，此举可能是恰适的。进一步注意，在根复合体完全管控PCIe链路的系统中，根复合体终端可以使用关于PCIe链路的知识来关闭参考时钟。例如，根复合体可以控制PCIe链路，以使得端点在未经根复合体准许的情况下不发送数据。在此类实例中，根复合体可以强制参考时钟关闭，并且PCIe链路的两端进入低功率状态。
[0048] 图6A提供了根据本公开的示例性方面的关于与通信链路上的非对称功率状态相关联的通用过程600的简化流程图。过程600通过提供具有第一终端和第二终端的对等PCIe链路开始，其中第一开关置于参考时钟和第一终端之间，并且第二开关置于参考时钟和第二终端之间。一旦提供了本公开的电路，过程600就通过从两个PCIe终端中的第一终端接收进入低功率状态的投票而继续(框602)。当该两个PCIe终端中的第一终端投票进入低功率状态时，该两个PCIe终端中的第二终端投票不进入低功率状态(框604)。应当领会，根复合体可以投票进入低功率状态，或者端点可以投票进入低功率状态，而另一者不投票进入低功率状态。根复合体可以随后指令该两个PCIe终端中的第一终端进入低功率状态(框606)。当该两个PCIe终端中的第一终端进入低功率状态时，对等PCIe链路在不向该两个PCIe终端中的第一终端提供参考时钟信号的情况下继续向该两个PCIe终端中的第二终端提供参考时钟信号(框608)。提供参考时钟信号是通过打开两个开关中的一个开关并保持另一个开关闭合来完成的。
[0049] 在更具体的方面，图6B中提供了过程650。过程650始于两个终端都处于L0模式(框652)。在预定
定时器期满之后，终端可以进入L0待机(L0s)模式(框654)。在L0s模式中的第二预定定时器期满之后，终端可以进入L1低功率模式(框656)。根据PCIe标准进入L0s模式以及L1低功率模式。此时，根复合体终端确定(或先前已确定)端点终端是否可唤醒链路514(框658)。如果答案为是，则端点终端可以唤醒链路514，然后根复合体需要保持在L1低功率模式，并且可以进入L1.1模式(框662)，即使端点终端尚未投票进入低功率状态。
[0050] 在替换的示例性方面，两个PCIe终端中的一者可以具有其自己的内部备用时钟。此类终端的控制器可以支持不存在参考时钟信号，但允许任一种类型的PHY(即，容忍不存在参考时钟信号的PHY或需要参考时钟信号的PHY)。当此类终端发送CLKREQ信号时，内部开关从参考时钟信号切换到备用时钟，而不关闭参考时钟信号。参考图7A提供通用示例性备用时钟电路700。备用时钟电路700包括开关702，其从终端706的控制系统(未解说)接收时钟
控制信号704。开关702使用来自参考时钟202的参考时钟信号(图7A中未示出)、或者使用来自备用时钟710的备用时钟信号708。通过提供备用时钟710，PCIe链路的另一侧可以在参考时钟202完全关闭的情况下实行常规的低功率状态进入和退出。开关702可以在终端706的内部或在其外部。
[0051] 图7B中提供了更具体的备用时钟电路700’，其中备用时钟电路700’可操作用于将备用时钟710提供给端点终端510。具体地，参考时钟202和备用时钟710被提供给复用器702B，复用器702B将一个或另一个时钟信号输出到端点终端510。根复合体终端508不需要恒定时钟，并且因此可以根据需要使用参考时钟202，或者可以如上所述地非对称地进入低功率状态。
[0052] 类似地，图7C解说了另一个备用时钟电路700”，其中备用时钟710通过复用器702C来提供给根复合体终端508。
[0053] 在图8中解说的过程800中描述了备用时钟710的使用。与图6B的过程650一样，在过程800中，两个终端都以L0模式开始(框802)。在预定定时器期满之后，终端可以进入L0待机(L0s)模式(框804)。在L0s模式中的第二预定定时器期满之后，终端可以进入L1低功率模式(框806)。根据PCIe标准进入L0s模式以及L1低功率模式。此时，终端确定(或先前已确定)对应的PHY 512或516是否可进入低功率模式(在附图中称为“LPM”)(框808)。如果回答为是，则整个终端(包括对应的PHY)在没有REFCLK的情况下进入低功率模式(框810)。然而，如果对框808的回答为否，PHY不能进入低功率模式，则PHY切换到备用时钟710(框812)。
[0054] 根据本文中所公开的各方面的通信链路上的非对称功率状态可被提供在或被集成到任何基于处理器的设备中。不作为限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定
位置数据单元、移动位置数据单元、全球
定位系统(GPS)设备、
移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板设备、平板手机、
服务器、计算机、便携式计算机、移动计算设备、
可穿戴计算设备(例如，智能
手表、保健或健康
跟踪器、眼镜，等等)、台式计算机、
个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、
汽车、车载组件、航空
电子系统、无人机、以及多旋翼
飞行器。
[0055] 本领域技术人员将进一步领会，结合本文所公开的各方面描述的各种解说性逻辑
块、模块、电路和
算法可被实现为电子
硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文中描述的设备可被用在任何电路、硬件组件、IC、或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，且可配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本
发明的范围。
[0056] 结合本文中所公开的各方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、
数字信号处理器(DSP)、
专用集成电路(ASIC)、FPGA或其他
可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是
微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、
微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。
[0057] 本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如
随机存取存储器(RAM)、闪存、
只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、
硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合至处理器，以使得处理器能从/向该存储介质读取信息和写入信息。替换地，存储介质可被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
[0058] 还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在数个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的
修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿以上说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由
电压、
电流、
电磁波、
磁场或磁粒子、光场或光粒子、或其任何组合来表示。
[0059] 提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。
