브랜치 프로세서의 중속루프 인터페이스 장치
专利汇可以提供브랜치 프로세서의 중속루프 인터페이스 장치专利检索，专利查询，专利分析的服务。并且PURPOSE: A device for interfacing a subordinate loop of a branch processor is provided to meet the trouble occurrence easily and to treat the trouble processing by making a complex structure having two processes of a HTCP(HypweText Cache Protocol) module and a TRCDRV module into one process module. CONSTITUTION: A bypass processing part(100) transmits the data outputted from an upper and a lower terminal by bypassing each other. A scheduler(200a) selects the processing part for the data according to the data output terminal. An upper event processing part(200b) processes the data outputted from the upper terminal and outputs to the loop. A lower event processing part(200c) processes the data outputted from the lower terminal and outputs to the upper terminal. A timer processing part(200d) properly controls the time needed to carry out each process.，下面是브랜치 프로세서의 중속루프 인터페이스 장치专利的具体信息内容。
브랜치 프로세서의 중속루프 인터페이스 장치{NORMAL RESPONSE MODE LOOP INTERFACE APPARATUS FOR BRANCH PROCESSOR}
본 발명은 브랜치 프로세서의 중속루프 인터페이스 기술에 관한 것으로, 특히 기존의 브랜치 프로세스의 중속 루프의 SDLC(Synchronous Data Link Control)의 기능을 단순하면서도 안정적으로 구현하여 개발후의 분석이나 업그레이드가 용이한 브랜치 프로세서의 중속루프 인터페이스 장치에 관한 것이다.
브랜치 프로세서(Branch Processor : BP)란, 금융권에서 호스트와 단말 사이를 중계하는 일종의 게이트웨이 역할을 하는 장치로서, 도1에 도시된 바와 같이 HTCP 모듈(10)과 TRCDRV 모듈(20)의 두 개의 프로세스 모듈로 중속 루프(Loop)의 통신을 담당한다.
여기서, HTCP(10)는 브랜치 프로세서(BP) 내부의 모듈로서 상단과 하단을 인터페이스하는 역할을 하며, 상단 호스트와는 HDLC(High Level Data Link Control) 프로토콜을 사용하고, 하단과는 SDLC(Synchronous Data Link Control) 프로토콜을 사용한다.
다음, TRCDRV(20)는 상기 HTCP(10)가 HDLC/SDLC 프로토콜을 수행할 수 있도록 하고, HTCP의 모든 입출력 요구를 수용하여 응답할 수 있도록 하는 역할을 한다.
이때, 상기 HTCP 모듈(10)로부터의 동작요구 및 그에 따른 TRCDRV 모듈(20)의 응답은 기 정해진 소정 함수(Trc_gio, covos)에 의해 전달된다.
도2는 HTCP 모듈(10)의 상세 구성을 보인 블록도로서, OSI 기본 참조 모델의 데이터 링크 층에 대한 부분의 표준방식인 HDLC 프로토콜에 의해 상단과의 인터페이스를 담당하는 HDLC 수순부(10b)와; SDLC 프로토콜에 의해 하단과의 인터페이스를 담당하는 SDLC 수순부(10c)와; 상기 HDLC 수순부 및 SDLC 수순부를 제어하는 HTCP 공통부(10a)로 구성된다.
여기서, 상기 HDLC 및 SDLC는 신뢰성이 높은 고속전송이 가능한 전송제어 방식으로, 전이중 또는 반이중의 전송로에 적용한다.
도3은 TRCDRV 모듈(20)의 상세 구성을 보인 블록도로서, 메인프로세스(20a)에서 여러개의 프로세스를 띄워서 각 라인별로 제어를 하게 된다.
여기에는, 다수의 중속(NRM : Normal Response Mode) 프로세스(20c, 20d, 20e) 및 타이머 프로세스(20b), ABM(Asynchronous Balanced mode) 프로세스(20f, 20g) 등이 있다.
이때, ABM은 HDLC 통신에서 2차국은 1차국으로부터 송신 허가가 없이도 1차국에 대하여 응답(Response)을 송신할 수 있는 특징이 있다.
상술한 바와 같이 종래에는 복잡한 구조에 의해 이의 구현 및 이해가 어려워 문제가 발생했을 때, 대응이 쉽지 않고 불필요한 부분이 많이 있어 시스템에 부하가 많이 걸리고 개발후에도 업그레이드가 어려울 뿐만 아니라, 폴 다운(Poll down)과 같이 회선 단절(Disconnect) 상태에서는 드라이버 외부로 데이터를 송신하지 못하는 등의 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 기존의 HTCP 모듈과 TRCDRV 모듈의 두 개의 프로세스로 되어있던 복잡한 구조에서 불필요한 부분을 제거하여 하나의 프로세스 모듈로 구현함으로써, 문제 발생시 대응이 쉽고 폴 다운과 같은 장애 처리가 가능한 브랜치 프로세서의 중속루프 인터페이스 장치를 제공함에 그 목적이 있다.
도 1은 종래 브랜치 프로세서의 중속루프 인터페이스 장치의 구성도.
도 2는 상기 도1에서 HTCP 모듈의 상세 구성을 보인 블록도.
도 3은 상기 도1에서 TRCDRV 모듈의 상세 구성을 보인 블록도.
도 4는 본 발명을 적용한 브랜치 프로세서의 통신 구조를 보인 예시도.
도 5는 본 발명 중속루프 인터페이스를 위한 프로세스 모듈(RSAGT)의 세부 구성을 보인 블록도.
도 6은 본 발명에 의한 프로세스 모듈(RSAGT)의 동작 설명을 위해 보인 예시도.
** 도면의 주요 부분에 대한 부호의 설명 **
100 : 바이패스 처리부200 : 스케쥴러
300 : 상단 이벤트 처리부400 : 하단 이벤트 처리부
500 : 타이머 처리부
이와 같은 목적을 달성하기 위한 본 발명은, 상단 및 하단에서 출력되는 데이터를 상호간에 바이패스시켜 전달하는 바이패스 처리부와; 데이터 출력 포트가 상단인가 하단인가에 따라 그에 대한 처리부를 선택하는 스케쥴러와; 상단에서 받은 데이터를 처리하여 루프로 출력하는 상단 이벤트 처리부와; 하단에서 받은 데이터를 처리하여 상단으로 출력하는 하단 이벤트 처리부와; 각 프로세스의 수행에 소요되는 시간을 적절히 제어하기 위한 타이머 처리부를 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
일단, 본 발명은 기존의 HTCP 모듈과 TRCDRV 모듈의 두 개 프로세스로 되어있던 복잡한 구조에서 불필요한 부분을 제거하고 하나의 프로세스 모듈(RSAGT로 표기)로 구현함을 특징으로 한다.
상기 프로세스 모듈(RSAGT)에 의해 통신을 하기 위해서는 먼저, 시스템에 SDLC/HDLC 통신을 하기 위한 컨트롤러(미도시)를 설치하고, 통신보드(미도시)와의인터페이스를 위한 드라이버를 설치한다.
다음, 본 발명에 의한 프로세스 모듈(RSAGT)에 의해 하단과의 SDLC/HDLC 인터페이스를 제어한다.
도4는 본 발명을 적용한 브랜치 프로세서의 통신 구조를 보인 예시도이다.
이에 도시한 바와 같이, 루프(Loop)내의 각 단말은 루프 제어 장치(RLA : Remote Loop Adapter) 및 다단의 모뎀(modem)을 거쳐 브랜치 프로세서(BP)와 연결되고, 상기 브랜치 프로세서(BP) 하단에서 본 발명에 의한 프로세서 모듈(RSAGT)에 의해 단말과 브랜치 프로세서 사이의 SDLC 중속 루프를 제어하게 되는 것이다.
도5는 본 발명 중속루프 인터페이스를 위한 프로세스 모듈(RSAGT)의 세부 구성을 보인 블록도이다.
이에 도시한 바와 같이, 상단 및 하단에서 출력되는 데이터를 상호간에 바이패스시켜 전달하는 바이패스 처리부(100)와; 데이터 출력 포트가 상단인가 하단인가에 따라 그에 대한 처리부를 선택하는 스케쥴러(200)와; 상단에서 받은 데이터를 처리하여 루프로 출력하는 상단 이벤트 처리부(300)와; 하단에서 받은 데이터를 처리하여 상단으로 출력하는 하단 이벤트 처리부(400)와; 각 프로세스의 수행에 소요되는 시간을 적절히 제어하기 위한 타이머 처리부(500)를 포함하여 구성된다.
브랜치 프로세서는 본 프로세스 모듈(RSAGT)에서 중속 단말과의 통신을 위해 SDLC 루프 모드를 사용한다.
참고로, SDLC 루프 모드에서는 한 통신 회선마다 루프 라인이 존재하고, 그 루프 라인에 연결된 단말에게 폴링을 반복함으로써 송수신을 한다.
여기서, 폴링이란 주(Main) 스테이션이 그와 연결된 여러 부(Sub)스테이션들에게 송신 허가를 부여하기 위한 동작으로, 주 스테이션이 하나의 폴링 데이터를 동시에 각 부 스테이션들에게 송신함으로써 이루어진다.
본 발명에 의한 프로세스 모듈(RSAGT)의 상위 프로세스는 바이패스 처리부(100)이며, 메시지 큐(Message Queue)를 사용하며, 브랜치 프로세스의 공통 라이브러리 형식(NRIF)의 데이터를 취한다.
도6은 본 발명에 의한 프로세스 모듈(RSAGT)의 동작 설명을 위해 보인 예시도로서, 하단 드라이버로부터 메시지가 발생하면 스케쥴러(RSASPS)에 의해 하단 이벤트 처리부(RSARIF)에서 데이터를 처리하도록 제어하고, 상단의 바이패스 처리부로부터 메시지가 발생하면 상단 이벤트 처리부(RSAIF)에서 데이터를 처리하도록 제어한다.
한편, 상기에서 그 처리 동작에 대해서 상세한 설명을 생략하였으나, 종래와 비교해 회선 단절 상태가 발생할 경우, 드라이버 외부로 송신하지 못하고 메모리에 데이터가 누적되면, 일정횟수가 누적될 경우 메모리를 클리어(Clear)시켜 계속해서 데이터가 누적되는 문제점을 제거하게 된다.
이상에서 설명한 바와 같이 본 발명 브랜치 프로세서의 중속루프 인터페이스 장치는, 기존의 HTCP 모듈과 TRCDRV 모듈의 두 개의 프로세스로 되어있던 복잡한 구조에서 불필요한 부분을 제거하여 하나의 프로세스 모듈로 구현함으로써, 문제 발생시 대응이 쉽고 폴 다운과 같은 장애 처리가 가능한 효과가 있다.
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