通常，液晶显示器(LCD)包括两个显示基板以及介于这两个 显示基板之间的液晶材料层。将该LCD构造成向液晶材料层施加 电场，以通过调节LCD的不同像素区域中的电场强度来控制穿过 液晶材料层的光的透射率，从而显示期望的图像。
近年来，已经发现LCD在诸如计算机、电视机等许多领域被 广泛地用作显示装置来显示运动图像。然而，由于液晶材料的响应 速度通常相对较低，所以传统的LCD并不适合于显示快速的运动 图像。
LCD中的每个像素都可被模拟为包括由像素电极、共电极以及 设置在其间的液晶材料形成的电容器。由于液晶较慢的响应速度， 通常需要预定时间，使用相同的电压将液晶电容器充电至期望的目 标电压，并将该电压维持足够时间以获得期望的透光率。特别地， 在先前图像帧期间充入液晶电容器的先前电压和与当前帧相对应 的目标电压之间存在较大的电压差的情况下，当像素的开关元件导 通时，即使从水平行扫描周期(1H周期)开始将目标电压施加于 液晶电容器，在1H行扫描周期期间液晶电容器通常也不能被充电 至目标电压。
因此，为了提高液晶的响应速度，一类传统的LCD设计采用 动态电容补偿(DCC)方法。根据DCC方法，基于在当前帧中给 定像素的当前图像数据和先前帧中相同像素的先前图像数据之间 发现的灰度差，在当前帧期间将补偿数据电压而不是目标电压施加 给像素，从而提高液晶的响应速度。
然而，在使用该DCC方法的传统LCD设计中需要附加存储器， 以存储对应于每个帧的图像数据。换句话说，先前帧的所有图像数 据流入保持有先前帧数据的存储器中，以允许计算相对于将在当前 帧中获得的像素值的每个像素差。用于旧帧数据的这种保持所需的 存储器的数量和大小取决于每个图像数据像素的位数和每个帧的 像素数。保持存储器的旧帧数据通过速度(throughput speed)取决 于每帧的位数乘以每单位时间(即，每秒)显示的帧数。然而，在 传统的LCD设计中，每个图像数据帧的总位数和每个离散像素 (discrete pixel)的位数(例如，24位/像素)通常并不对应于在普 通计算应用(即，16位/每数据端口或32位/每端口或64位/每端口) 中所用的标准数据总线宽度，并且如果使用普通计算所用的标准尺 寸，则存储器的数据总线的一些输入部或输出部变得多余(未使 用)。如果相同的DRAM存储体用于计算和显示的目的(尽管可能 并不同时用于这两种目的)，则上述情况是尤其是真实存在的。

本发明提供了一种定时控制器，其能够降低用于向/从旧帧保持 存储器写入/读取每帧图像数据的时钟频率，从而允许使用较慢、较 便宜且较少功耗的存储器。
本发明还提供了一种具有数据处理装置的显示装置，其能够降 低总的电流消耗和电磁干扰(EMI)。
根据本发明的一个方面，定时控制器包括数据映射器、数据重 映射器、以及数据补偿器。
数据映射器与第一时钟(CK1)同步地接收具有每字M位结构 的多个第一图像数据字。数据映射器将第一图像数据字转换成具有 每字P位结构的多个第二图像数据字，并以由第二时钟(CK2)限 定的速率将第二图像数据字输出到带宽P的外部存储器。数据重映 射器与第二时钟(CK2)同步地从外部存储器中读取存储的第二图 像数据字中的一些，并将读出的第二图像数据字再转换成具有每字 M位结构的第三图像数据字。数据补偿器连接至数据重映射器，并 用于基于从数据重映射器输出的再转换的图像数据字生成对于第 一图像数据字的补偿。
在本发明的另一方面中，显示装置包括定时控制器、数据驱动 器、栅极驱动器、和显示面板。
定时控制器生成对于从外部装置输入的第一图像数据字的补 偿并输出数据控制信号和栅极控制信号。响应于数据控制信号，数 据驱动器将补偿数据转换成数据电压。响应于栅极控制信号，栅极 驱动器顺序地输出栅极电压。响应于栅极电压，显示面板显示与数 据电压相对应的图像。
定时控制器包括数据映射器、数据重映射器、和数据补偿器。
数据映射器与第一时钟(CK1)同步地接收具有每字M位结构 的多个第一图像数据字。数据映射器将第一图像数据字转换成具有 每字P位结构的多个第二图像数据字，并以由第二时钟(CK2)限 定的速率将第二图像数据字输出到带宽P的外部存储器。数据重映 射器与第二时钟(CK2)同步地从外部存储器中读取存储的第二图 像数据字中的一些，并将读出的第二图像数据字再转换成具有每字 M位结构的第三图像数据字。数据补偿器连接至数据重映射器，并 用于基于从数据重映射器输出的再转换的图像数据字生成对于第 一图像数据字的补偿。
根据上述内容，数据映射器调节图像数据的位数/像素，使得图 像数据可具有与存储器的带宽相对应的位/像素，从而降低了用于向 /从存储器写入/读取图像数据的时钟频率，并且降低了显示装置的 总功耗。
附图说明
下文中，通过参考结合附图的以下详细描述，本发明的上述和 其他优点将变得显而易见，其中：
图1是示出根据本发明的定时控制器的示例性实施例的框图；
图2是示出图1中的16个第二图像数据的图表；
图3是示出图1中的12个第三图像数据的图表；
图4是示出根据本发明的定时控制器的另一示例性实施例的框 图；
图5是示出根据本发明的定时控制器的另一示例性实施例的框 图；
图6是示出图5所示的数据映射器的数据映射处理的图表；
图7是示出图5所示的数据重映射器的数据重映射处理的图 表；以及
图8是示出采用图5中所示的定时控制器的显示装置的框图。

应当理解，当元件或层被指出“位于”、“连接到”或“耦合到” 另一个元件或层上时，其可直接位于、连接到或耦合到另一个元件 或层上，或者也可能存在插入的元件或层。相反地，当元件被指出 “直接位于”、“直接连接到”或“直接耦合到”另一个元件或层上 时，是指不存在插入的元件或层。通篇中，相同的标号表示相同的 元件。如在此所应用的，术语“和/或”包括任何的以及所有的一个 或多个相关所列术语的结合。
应当理解，尽管在此可能使用术语第一、第二等来描述各种元 件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和 /或部分并不局限于这些术语。这些术语仅用于将一个元件、部件、 区域、层或部分与另一个区域、层或部分相区分。因此，在不背离 本发明宗旨的情况下，下文所述的第一元件、部件、区域、层或部 分可以称为第二元件、部件、区域、层或部分。
为了便于说明，在此可能使用诸如“在...之下”、“在...下面”、 “下面的”、“在...上面”、“上面的”等的空间关系术语，以描述如 图中所示的一个元件或特征与另一元件或特征的关系。应当理解， 除图中所示的方位之外，空间关系术语将包括使用或操作中的装置 的各种不同方位。例如，如果翻转图中所示的装置，则被描述为在 其他元件或特征“下面”或“之下”的元件将被定位为在其他元件 或特征的“上面”。因此，示例性术语“在...下面”可包括上面和 下面的方位。该装置可以以其它方式定位(旋转90度或在其他方 位)，并且通过在此使用的空间关系描述符进行相应地解释。
此处使用的术语仅用于描述特定实施例而不是限制本发明的 目的。如在此使用的，单数形式的“一个”、“这个”也包括复数形 式，除非文中有其它明确指示。应当进一步理解，当在本说明书中 使用术语“包括”和/或“包含”时，是指存在所声称的特征、整数、 步骤、操作、元件和/或部件，但是并不排除还存在或添加一个或多 个其它特征、整数、步骤、操作、元件、部件和/或其组合。
除非特别限定，在此所采用的所有术语(包括技术和科技术语) 具有与本发明所属领域的普通技术人员通常所理解的意思相同的 解释。应当进一步理解，诸如在通常使用的字典中定义的术语应该 被解释为与相关技术的上下文中的意思相一致，并且除非在此进行 特别限定，其不应被解释为理想的或者过于正式的解释。
以下，将参照附图详细地描述本发明。
图1是示出根据本发明的定时控制器的示例性实施例的框图。
参照图1，定时控制器110包括编码器/压缩器120、数据映射 器130、数据重映射器150、解码器/解压缩器160、以及数据补偿 器170。
在相关数据表示为F(n)的当前帧中，与具有相应的第一频率 的本地第一时钟CK1同步，编码器120从外部源(未示出)接收为 将图像表示为每像素24位(24b/p)而组成的多个第一图像数据字， 其中，所接收到的信号被表示为24F(n)，以根据每像素的位来表 示其宽度，以及将帧数据的时间记录(chronology)表示为与当前 帧数n(与上面2n符号中使用的n不同)相对应。符号(n-1)被 理解为是指先前帧。在一个实施例中，所接收到的第一图像数据信 号24F(n)包括在长度为24位的每个所接收到的数据字中，红色 图像数据段Rn[7:0]、绿色图像数据段Gn[7:0]、以及蓝色图像数据 段Bn[7:0]，每个都包括8位。
编码器120将24位/字的第一图像数据信号24F(n)压缩一半 以输出表示为12F(n)并具有12位/字的相应多个第二图像数据。 尽管在描述的示例性实施例中，第一图像数据24F(n)被编码器/ 压缩器120压缩成其原始每字大小的一半，但在可选实施例中，第 一图像数据24F(n)还可被压缩至其原始每字大小的1/3或1/4或 另一整数分数(即，8位/字、6位/字、4位/字等)。可由编码器120 使用的一种编码/压缩技术是有限的调色板选择技术。在一个实施例 中，将预定的特定Red色调的16个特定8位长的编码存储在查找 表(LUT)中，即Red0至Red15。此外，将预定的特定Blue色调 的16个特定8位长的编码(Blue0～Blue15)以及预定的特定Green 色调的16个特定8位长的编码(Green0～Green15)存储在LUT中。 仅需要4位来指定Red(Red0～Red15)的唯一一个8位长编码， 另外4位指定Blue0～Blue15的唯一一个8位长编码，以及另外4 位指定Green0～Green15的唯一一个8位长编码。因此，如果有限 的选择调色板是可接受的，则12位足够表示24位/像素精度的颜色。 在一个实施例中，编码器120使用调色板LUT(未示出)来查找类 似于在供给编码器120的24F(n)总线上所表示的最接近R、G、 B色调的相关12位编码。应该理解，解码器160(还未详述)通常 使用相同的调色板LUT(未示出)以精确地或近似地再造在由编码 器120使用的编码处理中失去的24位/像素精度。
与第一时钟CK1同步，数据映射器130从编码器120接收编 码的第二图像数据信号12F(n)。数据映射器130将12编码位/字 的第二图像数据信号12F(n)转换成由16位/字结构的多个第三图 像数据字16F′(n)限定的第三图像数据信号。与具有比第一时钟 CK1的频率低的第二频率的第二时钟CK2同步，将转换的第三图 像数据字16F′(n)经由16位宽度(16等于2n，其中，n为4)的 数据总线写入外部存储器140。在一个实施例中，存储器140包括 SDRAM(同步DRAM)，其具有对应于16位/字以及对应于每单位 时间每帧的位数的带宽，该每单位时间每帧的位数用于表示相关 LCD显示器(图1中未示出，而参见图8)上的运动图像。在一个 示例性实施例中，第一时钟CK1具有约80MHz的第一频率，而第 二时钟CK2具有约60MHz的第二频率。换句话说，第二频率等于 第一时钟CK1的第一频率的(24/2)/16倍，其中，除2的操作与 编码器120提供的基于50％编码的压缩相对应，以及除16的操作 与数据映射器130所执行的将数据映射为每字16位相对应。由于 上述每时钟周期每字的位数变化，当将图像数据写入存储器140中 时，具有低于第一时钟CK1频率的频率的第二时钟CK2施加给存 储器140，从而当通过诸如其功耗随着开关速度增加而增加的 CMOS技术实现存储器140时，能够降低定时控制器100的总功耗。
此外，因为数据映射器130将以第一通过率(CK1)流动的第 二图像数据信号12F(n)转换成以第二通过率(CK2)流动的第三 图像数据信号16F(n)，从而完全将存储器140每字的并行输入宽 度匹配成等于2n位/字(其中，n＝2、3、4等)，在将存储器140构 造为具有与2n位(其中，n是整数，通常大于2，例如n＝4且2n ＝16)相对应的标准计算应用宽度的数据输入和数据输出端口的情 况下，第三图像数据16F(n)可经由存储器140的所有数据总线传 送到存储器140。
将参照图2和图3更详细地描述数据映射器130的数据映射处 理。
数据重映射器150从存储器140中读出在先前帧中先前存储在 存储器140中的多个第三先前图像数据信号16F′(n-1)，其中，读 出操作与较慢的第二时钟CK2同步。换句话说，第三先前图像数据 信号16F′(n-1)具有与流入存储器140的第三图像数据信号16F′ (n)的第二通过率(CK2)相匹配的数据通过率，从而存储器140 通常并不遭受在输入和输出通过率不同时可能发生的数据溢出或 数据下溢的问题。数据重映射器150将从存储器140读出的第三先 前图像数据信号16F′(n-1)再转换成表示为具有12位/字结构的多 个第二先前图像数据字12F(n-1)的第二先前图像数据信号。数据 重映射器150的重映射操作是数据映射器130的映射操作的补充， 这一点将在下面描述图2～图3时得到更好地理解。第三先前图像 数据信号16F′(n-1)以第二通过率(CK2)流入数据重映射器150， 从而与存储器140的输出率完全匹配。再转换的第二先前图像数据 信号12F(n-1)以第一通过率(CK1)流出数据重映射器150并与 第一时钟CK1同步地被传送到解码器160。
解码器160例如通过使用上述调色板LUT(未示出)将结构 12位/字的第二先前图像数据信号12F(n-1)解压缩成配置为24位 /字结构的多个第一先前图像数据字24F(n-1)的第一先前图像数 据信号。解压缩的第一先前帧图像数据字24F(n-1)被传送给数据 补偿器170，其还接收相应的当前帧数据字24F(n)。
基于将对应于当前帧的第一图像数据字24F(n)与从解码器 160接收到的各个第一先前图像数据字24F(n-1)逐像素地比较， 数据补偿器170生成对于当前帧的第一图像数据24F(n)的补偿， 从而输出用在相关LCD面板(未示出)中的补偿数据信号F′(n)。 更具体地，数据补偿器170用作上述动态电容补偿(DCC)方法的 一部分。
具体地，在一个实施例中，数据补偿器170将第一图像数据24F (n)的高位(较高有效位)与第一先前图像数据24F′(n-1)的高 位(较高有效位)进行比较，并在第一图像数据24F(n)的高位和 第一先前图像数据24F′(n-1)的高位之间的差值大于预定参考值时， 通过将查找的预定补偿值加入第一图像数据24F(n)来生成补偿数 据信号F′(n)。
根据第一图像数据24F(n)的高位和第一先前图像数据24F′ (n-1)的高位之间的差值，可将补偿值设置为不同的值，并将其存 储在查找表(未示出，并且不与调色板LUT混淆)中。
根据上面所述，通过数据映射器130扩展(例如，从12位/字 到16位/字)每时钟周期(每CK2周期)写入存储器140或从存储 器140读出的数据位数，从而减少存储器140的每单位时间通过率 的字，由此允许每单位时间位的相同体积流动，同时减小用于将图 像数据写入存储器140以及从存储器140读出时间延迟的图像数据 的时钟频率(CK2)。由于存储器140以比由图像数据(24F(n)) 和补偿数据(F′(n))的通过率的LCD系统所使用的时钟速度(CK1) 慢的时钟速度(CK2)进行操作，所以当利用功耗随着时钟速度增 加而增加的技术(例如，CMOS)实现存储器140时，可相对于能够 以较快的时钟速率(CK1)操作的较高速存储器降低存储器140的 成本，还可以降低存储器140的功耗。
尽管未在图1中示出，但可以以单块集成电路芯片的形式制备 定时控制器100，并且可在定时控制器100内部整体安装编码器 120、数据映射器130、数据重映射器150、以及解码器160。
图2是示出在采用较快的第一时钟(CK1)的相应16个周期 的图1中第二图像数据的16个采样的图表。图3是示出在采用较 慢的第二时钟(CK2)的相应12个周期的图1中第三图像数据的 12个采样的图表。
参照图2，第二图像数据的16个采样包括示出为水平分布(按 照时间)的数据字0至15以及示出为垂直分布(在给定时钟周期 的时间间隔内)的位0至11，其中，在16个时钟周期内移动的总 位数被表示为每个都由12位/数据字组成的图像数据字D0[11:0]～ D15[11:0]。
响应于具有约80MHz频率的第一时钟CK1的16个示出的周 期，将图2的时间间隔所示图像数据D0[11:0]～D15[11:0]的12乘 16位(等于192位)的总数传送到数据映射器130(参照图1)。在 数据映射器130的另一侧，在相同的时间间隔内，将如图3所示的 图像数据D0[11:0]～D15[11:0]的16乘12位(等于192位)的总数 传送出数据映射器130，其中，现在通过具有大约60MHz频率的第 二时钟CK2的12个所示周期覆盖时间间隔。(注意，16/80等于 12/60。换句话说，在数据映射器130的输入和输出处提供每周期的 位除时钟频率的相同比率。由此，以每单位时间的位而不是每单位 时间的字为单位的通过率相同。)
参照图3，第三图像数据的12个采样包括示出为水平分布(按 照时间)的数据字0至11以及示出为垂直分布(在给定时钟周期 的时间间隔内)的位0至15，其中，在12个时钟周期内移动的总 位数被表示为每个都由16位/数据字组成的图像数据字D0[15:0]～ D11[15:0]。
因此，数据映射器130可将第二数据或12位/字/周期的2-0 至2-15图像数据D0[11:0]～D15[11:0]转换成第三数据或16位/字/ 周期的3-0至3-11图像数据D0[15:0]～D11[15:0]。
由于图2的列0至15表示与图3的列0至11相同的时间间隔， 并且两个图都示出了192位(示出为12×16和16×12)的总数， 所以响应于具有大约60MHz频率的第二时钟CK2，数据映射器130 可以将由图3的3-0至3-11图像数据D0[15:0]～D11[15:0]表示 的第三数据传送到存储器140，在同样的时间间隔内，数据映射器 130接收由图2的2-0至2-15图像数据D0[11:0]～D15[11:0]表示 的第二数据。
在图1至图3中，已经描述了定时控制器100，该定时控制器 包括编码器120和解码器160以将24位/像素/周期的数据压缩成12 位/字/周期的数据。图1中示出的数据映射器130可用于将12位/ 字/短周期的第二图像数据12F(n)转换成16位/字/较长周期的第 三图像数据16F′(n)。
以下，将参照图4至图7描述第二实施例，其中，定时控制器 并不包括编码器120和解码器160。图4中的存储单元140的存储 输入和输出端口是每字宽32位。因此，从输入数据24F(n)的24 位/像素格式到由图4的数据重映射器130输出的数据32F(n)的 转换构成每字位的扩展，并允许每单位时间字的相应降低(例如， 字数是每不连续CK1时钟周期数的通过率)。
在图4中，相同的参考标号表示图1中实际相同或相似的元件， 因此将省略相同元件的详细描述。参照图4，所示的定时控制器103 包括24至32位/字数据映射器130、32至24位/字数据重映射器150、 以及数据补偿器170。
与第一时钟CK1同步，数据映射器130从外部源接收24位/ 像素的第一图像数据24F(n)。在一个实施例中，第一图像数据24F (n)包括每个都由8位组成的红色、绿色和蓝色图像数据Rn[7:0]、 Gn[7:0]、和Bn[7:0]。当然，还可以是其它格式(例如，7位蓝色和 9位红色)。
数据映射器130将每快时钟CK1周期的24位/字的第一图像数 据24F(n)转换成每较慢时钟CK2周期的32位/字的多个第二图 像数据32F(n)。
在一个实施例中，数据映射器130将24位/字的第一图像数据 24F(n)的32个字的输入组转换成32位/字的第二图像数据32F(n) 的24个字的映射输出组，使得输入组(32×24)具有与映射输出 组(24×32＝768位)相同的位数。更具体地，数据映射器130使 24个输出第二图像数据字32F(n)中的第一32位数据字由来自24F (n)输入集合的第一数据字的24位加上来自24F(n)输入集合的 第二数据字中的另外8位组成；例如，第一24F(n)数据字变成第 一32位图像数据字32F(n)的24个最低有效位(LSB)，而从第 二24F(n)数据字截取的8位MSB变成第一32位数据字中的8 个最高有效位(MSB)的集合。从而，通过重复这种模式，24个第 二图像数据字32F(n)的集合中的每一个都包括从第一图像数据 24F(n)的32数据字集合中取出的顺序截取部分(24位加8位、 或16位加16位、或8位加24位)。
响应于具有低于第一时钟CK1频率的频率的第二时钟CK2， 32位的转换第二图像数据字32F(n)中的每一个都经由32位宽的 数据总线写入外部存储器140。在一个实施例中，存储器140包括 具有每CK2周期32位的读取和写入带宽的SDRAM。作为实例， 在一个实施例中，第一时钟CK1具有大约80MHz的频率，而第二 时钟CK2具有大约60MHz的频率。换句话说，比率CK2/CK1可 低至24/32，其中，分子和分母对应于由图4的数据映射器130执 行的24位/字与32位/字的数据映射函数。如上所述，定时控制器 130可使用具有比第一时钟CK1频率低的频率的第二时钟CK2将 图像数据写入存储器140，从而可降低定时控制器103的总功耗。
此外，由于数据映射器130将第一图像数据24F(n)转换成宽 度扩展的第二图像数据32F(n)，以允许第二图像数据32F(n)具 有与计算系统相对应的位数，该计算系统通常处理具有每周期32 位带宽的数据，可经由存储器140的所有数据总线将宽度扩展的第 二图像数据32F(n)传送到存储器140，而不会在时钟CK2的每 个周期中具有由于未使用而浪费的行。
与第二时钟CK2同步，数据重映射器150读取先前存储在存 储器140中的多个第二先前图像数据32F(n-1)。数据重映射器150 将从存储器140读取的第二先前图像数据32F(n-1)再转换成24 位的多个第一先前图像数据24F(n-1)。与第一时钟CK1同步，将 再转换的第一先前图像数据24F(n-1)传送到数据补偿器170，该 第一先前图像数据24F(n-1)是在一帧之前应用于数据映射器130 的24F(n)数据的延时复制。
基于从存储器140获得的第一先前图像数据24F(n-1)，数据 补偿器170补偿当前帧的第一先前图像数据24F(n)，以输出补偿 数据F′(n)。
尽管在图1至图4的实施例中，将数据映射器130示出为分别 将12位/字和第一流速(CK1)的输入数据扩展成16位/字和第二 较慢流速(CK2)的较宽数据或将24位/字和第一流速(CK1)的 输入数据扩展成32位/字和第二较慢流速(CK2)的较宽数据，但 这些具体实例并不视为对本发明的限制。更具体地，数据映射器130 可被构造为将M位/字和第一流速(字/秒＝CK1)的输入图像数据 流扩展成P位/字和第二较慢流速(字/秒＝CK2)的图像数据的映 射输出流(outflow)，其中，P＞M，CK1＞CK2，以及M*CK1(输 入位/秒)通常等于P*CK2(根据位/秒的映射输出流)，尽管通常要 求瞬时脉冲似的干扰(burst-like violation)，(例如，参见图5的缓 冲实施例)。在一组实施例中，将P位/字和第二较慢流速(字/秒＝ CK2)的图像数据的映射输出流构造成与预定存储装置140的I/O 带宽相匹配，例如，输入字大小(位/字)等于与外围计算机环境(例 如，计算机的SDRAM存储系统)的设计相对应的2n位/字(这里n ＝3、4、5、6、等)，其带宽可在预定视频通过量需求和预定计算 通过量需求之间共享。因此在P＝2n的情况下，第二时钟CK2通常 被设置为与M/2n乘以第一时钟CK1的频率相同的频率，以满足 M*CK1＝P*CK2的数据映射器130的普通数据通过量平衡方程。 (换句话说，输入的每秒位通常等于输出的每秒映射位。)
图5是示出包括图像数据映射和重映射子系统的定时控制器以 及存储器的另一示例性实施例的框图，该存储器的带宽可分时服务 于补偿显示装置和数据处理系统的需求。在图5中，相同的参考标 号表示诸如在图1中示出的相同或相似的元件，因此将省略相同/ 相似元件的详细描述。尽管没有完全示出，但应该理解，存储器140 的32F(n)写入数据输入总线和存储器140的32F(n-1)读取数 据输出总线可通过所包括的数据处理系统的其它子系统以时分多 路传输为基础被共享。由于这种基于时间的多路复用，对于显示图 像子系统好像是存储器140以CK2的相对较低的有效时钟速率进行 操作。然而，存储器140和/或其各个写入数据输入总线和读取数据 输出总线实际上可以充分高的时钟速率进行操作。
详细参照图5，在定时控制器105内，包括数据映射器181、 写缓存器182、读缓存器183、数据重映射器184、以及数据补偿器 170。在一个实施例中，在单块集成电路芯片内完整设置定时控制 器105，使得在集成电路芯片内，数据映射器181、写缓存器182、 读缓存器183、数据重映射器184、以及数据补偿器170整体形成 并互连成图中所示。
数据映射器181从外部图像数据源(未示出)接收第一图像数 据输入流(24F(n))作为与第一时钟CK1同步(和/或以第一时钟 CK1的一般速率)提供的24位宽字。与快速CK1时钟同步，数据 映射器181将每CK1周期24位/字的第一图像数据输入流24F(n) 转换成第二图像数据输出流(32F(n))的脉冲(burst)。然而，数 据映射器181的输出脉冲可被视为具有每CK2周期32位/字的平稳 的平均流速，其中，第二有效时钟频率CK2基本上小于第一有效时 钟频率CK1。通过写缓存器182使得数据流平稳。
将参照图6简略描述由数据映射器181执行的数据映射处理。
仍然参照图5，与第一时钟CK1同步(和/或以第一时钟CK1 的一般速率)，写缓存器182接收从数据映射器181输出的第二图 像数据32F(n)。由于带宽机会可用于外部存储器140的数据输入 总线上的写缓存器182(例如，FIFO)，所以响应于与24/32乘以第 一时钟CK1的频率相等的表观(有效)频率的表观第二时钟CK2， 基于先进先出(FIFO)，写缓存器182将第二图像数据32F(n)写 入存储器140。在本示例性实施例中，存储器140包括SDRAM， 由于具有每字32位的有效带宽和与第二时钟CK2相对应的每周期 通过率的平均字，所以其出现在图像处理子系统中。由于从写缓存 器182输出的第二图像数据32F(n)具有与存储器140的每字位带 宽相匹配的32位/字的数据宽度，所以可将第二图像数据32F(n) 经由存储器140的所有输入数据线传送给存储器140，而不会留下 一些没有使用的输入线。结果，完全利用根据存储器140的每存储 字的位的存储容量并完全利用根据每秒字的存储器140的有效时钟 频率CK2，从而使存储资源的损耗最小。
响应于第二时钟CK2，读缓存器(例如，FIFO)183从存储器 140读取对应于先前帧的第二先前图像数据32F(n-1)。与第一时钟 CK1同步，读缓存器183将从存储器140读出的第二先前图像数据 32F(n-1)传送给数据重映射器184。在一个实施例中，依大小排 列写缓存器182和读缓存器183中的每一个以存储至少一个显示线 的数据值，从而可将来自数据映射器181的数据脉冲作为完全显示 线传送给写缓存器182，并且读缓存器183可以类似地以CK1速率 将对应于完全显示线的数据脉冲传送给重映射器184。
数据重映射器184将第二先前图像数据32F(n-1)再转换成 24位的第一先前图像数据24F(n-1)。与第一时钟CK1同步，再转 换的第一先前图像数据24F(n-1)被传送给数据补偿器170。
将参照图6和图7简略描述数据重映射器181的数据重映射处 理。
图6是示出由图5所示数据映射部181的一个实施例执行的数 据映射处理的图表。图7是示出图5所示数据重映射部184的数据 重映射处理的图表。
参照图6，响应于具有约80MHz频率的第一时钟CK1，数据 映射器181(同样参照图5)从外部源接收24位/字的第一图像数据 24F(n)。在一个实施例中，每一个第一图像数据字24F(n)都包 括每一个都由8位组成的红色、绿色、和蓝色数据段。数据映射器 181在第一时钟CK1的第一上升沿顺序地接收第一图像数据24F (n)的第一字(R1、G1、B1)，并在第一时钟CK1的第二上升沿 顺序地接收第一图像数据24F(n)的第二字(R2、G2、B2)。在本 示例性实施例中，在第一时钟CK1的第一上升沿(奇数沿)输入到 数据映射器181的红色、绿色、和蓝色数据被定义为第一组C1(奇 数组)，以及在第一时钟CK1的第二上升沿(偶数沿)输入到数据 映射器181的红色、绿色、和蓝色数据被定义为第二组C2(偶数 组)。
响应于每四个时钟重复生成的选择信号SEL，数据映射器181 将四个颜色数据段存储在地址(例如，A0)中，以输出包括每一个 都由8位组成的四个颜色数据段的32位第二图像数据。与第一时 钟CK1同步，数据映射器181将第二图像数据写入写缓存器182。
更具体地，在一个实施例中，在选择信号SEL的第一计数(1) 的时刻，数据映射器181将第一红色数据R1、第二红色数据R2、 第一绿色数据G1、和第一蓝色数据B1写入写缓存器182的第一地 址A0。即，从第一组C1(奇数时钟周期)中选择写入第一地址A0 的第一红色数据R1、第一绿色数据G1、和第一蓝色数据B1，以及 从下一次出现的或第二组C2(偶数时钟周期)中选择写入第一地 址A0的第二红色数据R2。
然后，在选择信号SEL的第二计数(2)的时刻，数据映射器 181将第二绿色数据G2、第三红色数据R3、第三绿色数据G3、和 第二蓝色数据B2写入写缓存器182的第二地址A1。具体地，从第 二组C2中选择写入第二地址A1的第二绿色数据G2和第二蓝色数 据B2，以及从第三组C3(奇数时钟周期)中选择写入第二地址A1 中的第三红色数据R3和第三绿色数据G3。
在选择信号SEL的第三计数(3)的时刻，数据映射器181将 第三蓝色数据B3、第四红色数据R4、第四绿色数据G4、和第四蓝 色数据B4写入写缓存器182的第三地址A2。从奇数组(C1)中选 择写入第三地址A2的第三蓝色数据B3，以及从偶数组(C2)中选 择写入第三地址A2中的第四红色数据R4、第四绿色数据G4、和 第四蓝色数据B4。
在选择信号SEL的第四计数(4)的时刻，数据映射器181重 复将第三蓝色数据B3、第四红色数据R4、第四绿色数据G4、和第 四蓝色数据B4写入写缓存器182的第三地址A2。因此，在每个第 四时钟周期不在存储位置中增加第二图像数据的同时，与第一时钟 CK1同步，数据映射器181可将扩展到32位的第二图像数据写入 写缓存器182。
然后，与具有约60MHz频率的第二时钟CK2同步，写缓存器 182将存储在其每个地址(A0～A5)中的32位第二图像数据存储在 存储器140中(参照图5)。即，写缓存器182将第二图像数据传送 至存储器140，其具有与存储器140的带宽相对应的位，使得写时 钟(即，第二时钟CK2)的频率可降低到第一时钟CK1频率的24/32。
参照图7，与具有约60MHz频率的第二时钟CK2同步，读缓 存器183(参照图5)从存储器140中读取第二图像数据。
与具有约80MHz频率的第一时钟CK1同步，数据重映射器184 读取在读缓存器183中存储的第二图像数据。在第一时钟CK1的每 四个时钟处，数据重映射器184再次从相同地址中读取相同的颜色 数据，而无需增加地址。
在第一时钟CK1的第一上升沿处，数据重映射器184从读缓 存器183中顺序地读取第二图像数据，并在第一时钟CK1的第二上 升沿处，顺序地从读缓存器183中再次读取第二图像数据。在本示 例性实施例中，在第一时钟CK1的第一上升沿处从读缓存器183 读取的红色、绿色、和蓝色数据段在这里被定义为第三组C3，以 及在第一时钟CK1的第二上升沿处从读缓存器183读出的红色、绿 色、和蓝色数据段在这里被定义为第四组C4。
响应于每四个时钟重复生成的选择信号SEL，数据重映射器 184将包括四个颜色数据段的32位的第二图像数据再转换成包括三 个颜色数据段的24位的第一图像数据。
具体地，在选择信号SEL的第一计数(1)的时刻，数据重映 射器184生成包括第一红色数据R1、第一绿色数据G1、和第一蓝 色数据B1的第一图像数据。从第三组C3中选择第一红色数据R1、 第一绿色数据G1、和第一蓝色数据B1。
然后，在选择信号SEL的第二计数(2)的时刻，数据重映射 器184生成包括第二红色数据R2、第二绿色数据G2、以及第二蓝 色数据B2的第一图像数据。从第四组C4中选择第二红色数据R2， 并从第三组C3中选择第二绿色数据G2和第二蓝色数据B2。
在选择信号SEL的第三计数(3)的时刻，数据重映射器184 生成包括第三红色数据R3、第三绿色数据G3、以及第三蓝色数据 B3的第一图像数据。从第四组C4中选择第三红色数据R3和第三 绿色数据G3，并从第三组C3中选择第三蓝色数据B3。
在选择信号SEL的第四计数(4)的时刻，数据重映射器184 生成包括第四红色数据R4、第四绿色数据G4、以及第四蓝色数据 B4的第一图像数据。从第四组C4中选择第四红色数据R4、第四 绿色数据G4、和第四蓝色数据B4。
如上所述，数据重映射器184可将32位/字的第二图像数据再 转换成24位/字的第一图像数据。尽管已经描述了具体的映射和重 映射操作，但根据前述内容，基本原理的各种改变对本领域技术人 员而言是显而易见的。因此，本发明并不看作是局限于所描述的具 体规则。
在图5至图7中，由于为了图像处理的目的，数据处理系统105 设置有包括具有32位/字和时钟速率CK2的表观带宽的SDRAM的 存储器140，所以数据映射器181可将24位/字的第一图像数据转 换成32位/字的第二图像数据。然而，可根据存储器140的带宽来 改变由数据映射器181转换的第二图像数据的位数。
图8是示出采用图5中的数据处理装置的显示装置的框图。在 图8中，相同的参考标号表示图5中相同或相似的元件，因此将省 略相同元件的详细描述。
参照图8，显示装置400包括定时控制器105、存储器140、数 据驱动器210、栅极驱动器220、以及显示面板300。
定时控制器105以CK1速率从外部数据源(未示出)接收多 个控制信号O-CS和24位/字的第一图像数据24F(n)。定时控制器 105将控制信号O-CS转换成数据控制信号CS1和栅极控制信号 CS2，以将数据控制信号CS1和栅极控制信号CS2分别传送至数据 驱动器210和栅极驱动器220。
此外，与数据控制信号CS1同步，定时控制器105将补偿数据 F′(n)提供给数据驱动器210。基于伽马基准电压(未示出)，数 据驱动器210将补偿数据F′(n)转换成数据线驱动电压，并响应 于输出命令信号(未示出)输出数据电压。响应于栅极控制信号 CS2，栅极驱动器220顺序地输出栅极电压。
显示面板300包括多条栅极线GL1～GLn、多条数据线DL1～ DLm、以及可操作地连接至栅极线和数据线的多个像素单元(阵 列)。栅极线GL1～GLn和数据线DL1～DLm将多个像素区域限定 成矩阵结构。分别在像素区域中配置像素单元。每个像素单元都包 括薄膜晶体管Tr和液晶电容器Clc。在本示例性实施例中，第一像 素P1的薄膜晶体管Tr包括连接至第一栅极线GL1的栅电极、连接 至第一数据线DL1的源电极、以及连接至像素电极的漏电极，该像 素电极作为液晶电容器Clc的第一电极。
数据线DL1～DLm从数据驱动器210接收数据电压，并且栅 极线GL1～GLn顺序地从栅极驱动器220接收栅极电压。因此，响 应于栅极电压顺序地导通配置在行(显示线)中的像素以接收数据 电压，从而可显示与数据电压相对应的图像。
根据上述内容，数据映射器调节图像数据的位数，使得图像数 据可具有与存储器的带宽相对应的位，从而通过存储器的所有数据 总线传送图像数据。此外，用于将图像数据写入存储器或从存储器 读取图像数据的时钟频率可从CK1降到CK2。结果，可降低显示 装置的总功耗。
虽然已经描述了本发明的示例性实施例，但应该理解，本发明 并不限于这些示例性实施例，在理解本发明之后，在本发明的精神 和范围之内，本领域普通技术人员可以进行各种变化和修改。
相关申请的交叉参考
本申请要求于2006年11月23日提交的韩国专利申请第 10-2006-116490号的优先权，其公开内容整体结合于此作为参考。