移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 |
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| 申请号 | CN201510599758.6 | 申请日 | 2015-09-18 | 公开(公告)号 | CN105096808A | 公开(公告)日 | 2015-11-25 |
| 申请人 | 京东方科技集团股份有限公司; | 发明人 | 马占洁; | ||||
| 摘要 | 本 发明 提供了一种移位寄存器单元及其驱动方法、栅极驱动 电路 和显示装置，该移位寄存器单元包括：输入单元、输出单元、重置单元、第一控制单元和第二控制单元，并具有第一 节点 、第二节点、第三节点、移位 信号 输出端和若干输入端。移位寄存器单元输出的移位脉冲的宽度可以通过输入到移位寄存器单元中的移位脉冲进行调整，且输出的移位脉冲信号与输入的移位脉冲信号的宽度一致。由这样的移位寄存器单元级联得到的栅极驱动电路中每一级移位寄存器单元输出的脉冲信号的宽度可以根据输入到第一级移位寄存器单元的起始信号的宽度进行调整，适于对所需的移位脉冲的宽度较大的显示装置进行驱动。 | ||||||
| 权利要求 | 1.一种移位寄存器单元，其特征在于，包括：输入单元、输出单元、重置单元、第一控制单元和第二控制单元，并具有第一节点、第二节点、第三节点、移位信号输出端和若干输入端；其中， |
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| 说明书全文 | 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置技术领域[0001] 本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路。 背景技术[0002] 随着显示技术的不断的发展，高分辨率、窄边框成为显示装置发展的趋势，而GOA(Gate Driver IC on Array，栅极驱动电路在阵列基板上)在显示装置中的应用，是实现窄边框与高分辨率的重要方法之一。 [0003] 现有的GOA一般包含多个级联在一起的移位寄存器单元。一般的移位寄存器单元中，输出单元的输入端接入一个时钟信号，输出单元输出的高电平的移位脉冲的宽度与时钟信号中一个高电平的脉冲的宽度一致。这样当显示装置需要的移位脉冲的宽度较大时，就无法采用这样的移位寄存器单元级联得到的栅极驱动电路进行驱动。 发明内容[0004] 本发明的一个目的是提供一种移位脉冲宽度可调的栅极驱动电路。 [0005] 第一方面，本发明提供了一种移位寄存器单元，其特征在于，包括：输入单元、输出单元、重置单元、第一控制单元和第二控制单元，并具有第一节点、第二节点、第三节点、移位信号输出端和若干输入端；其中， [0006] 所述输入单元连接第一输入端、第二输入端和第二节点，适于在第一输入端的电平为输入单元有效电平时，将所述第二节点的电平置为第二输入端输入的电平； [0007] 所述第一控制单元连接第三输入端、第一节点和第二节点，适于在所述第二节点的电平为低电平时开启，将所述第一节点的电平置为第三输入端输入的电平，并适于在所述第一节点浮接时维持所述第一节点的电平； [0009] 所述第一控制模块连接第四输入端、第五输入端、第一节点和第三节点，适于在所述第三节点的电平为低电平且所述第四输入端的电平为第一控制模块有效电平时开启，将所述第一节点的电平置为所述第五输入端输入的电平； [0010] 所述第二控制模块，连接第六输入端、第七输入端、第二节点和第三节点，用于在所述第二节点的电平为低电平且所述第六输入端输入的电平为高电平时，将所述第三节点的电平置为高电平；在所述第六输入端输入的电平为低电平时，将所述第三节点的电平置为第七输入端输入的电平；并适于在所述第三节点浮接时，维持所述第三节点的电平； [0011] 所述输出单元连接移位信号输出端和第八输入端，用于在所述第一节点的电平为低电平时开启，将所述移位信号输出端的电平置为所述第八输入端输入的电平； [0012] 所述重置单元连接第二节点，移位信号输出端和第九输入端，适于在所述第二节点为低电平时，将所述移位信号输出端的电平置为所述第九输入端输入的电平，并适于在所述第二节点浮接时，维持所述第二节点的电平。 [0013] 进一步的，所述第一输入端和所述第六输入端为同一输入端，所述输入单元有效电平为低电平。 [0014] 进一步的，所述第三输入端和所述八输入端为同一输入端。 [0015] 进一步的，所述第五输入端和所述第七输入端为同一输入端。 [0016] 进一步的，所述第九输入端与所述第五输入端或所述第七输入端为同一输入端。 [0017] 进一步的，所述第一控制单元包括第一晶体管和第一电容，所述第一晶体管为P型晶体管，其源极连接所述第三输入端，漏极连接所述第一节点，栅极连接所述第二节点，所述第一电容的第一端连接所述第一节点。 [0018] 进一步的，所述第一电容的第二端连接所述第三输入端或者所述第八输入端。 [0019] 进一步的，所述第一控制模块包括第二晶体管和第三晶体管； [0020] 所述第二晶体管为P型晶体管，其栅极连接所述第三节点，漏极连接所述第五输入端，源极连接第三晶体管的漏极； [0021] 所述第三晶体管的栅极连接第四输入端，源极连接所述第一节点。 [0022] 进一步的，所述第三晶体管为P型晶体管。 [0023] 进一步的，所述第二控制模块包括均为P型晶体管的第四晶体管和第五晶体管以及第二电容，所述第四晶体管的栅极连接所述第六输入端，漏极连接所述第三节点，源极连接第七输入端； [0024] 第五晶体管的栅极连接所述第二节点，漏极连接所述第三节点，源极连接第六输入端；所述第二电容的第一端连接所述第三节点。 [0025] 进一步的，所述第二电容的第二端连接所述第四输入端。 [0026] 进一步的，所述输入单元包括P型的第六晶体管，所述第六晶体管的栅极连接第一输入端，源极连接第二输入端，漏极连接第二节点。 [0027] 进一步的，所述输出单元包括P型的第七晶体管，所述第七晶体管的栅极连接第一节点，源极连接第八输入端，漏极连接所述移位信号输出端。 [0028] 进一步的，所述重置单元包括一个P型的第八晶体管和第三电容，所述第八晶体管的栅极连接第二节点，源极连接所述移位信号输出端，漏极连接所述第九输入端，所述第三电容的第一端连接所述第二节点。 [0029] 进一步的，所述第三电容的第二端连接所述移位信号输出端。 [0030] 第二方面，本发明提供了一种驱动上述任一项所述的移位寄存器单元的方法，包括：在第五输入端、第七输入端和第九输入端输入低电平，在第三输入端和第八输入端输入高电平；在第一输入端、第六输入端、第四输入端均输入时钟信号；且在第一输入端输入的时钟信号为输入单元有效电平时，在所述第四输入端输入的时钟信号为第一控制模块无效电平，在第六输入端输入的时钟信号为低电平；在第四输入端输入的时钟信号为第一控制模块有效电平时，在第一输入端输入的时钟信号为输入单元无效电平，在第六输入端输入的时钟信号为高电平；第一输入端输入的时钟信号中输入单元有效电平与第六输入端输入的时钟信号的低电平同步，且与在第四输入端输入的时钟信号中的第一控制模块无效电平不连续； [0031] 在第一输入端输入的时钟信号为输入单元有效电平时，开始在第二输入端输入高电平的移位脉冲信号；在开始输入高电平的移位脉冲之后在第一输入端输入的时钟信号处于第N+1个输入单元无效电平时，停止在第二输入端输入高电平的移位脉冲信号；其中N为大于等于1的任意整数。 [0032] 第三方面，本发明提供了一种栅极驱动电路，包括多个级联的移位寄存器单元，所述移位寄存器单元为上述任一项所述的移位寄存器单元。 [0033] 第四方面，本发明提供了一种显示装置，包括上述所述的栅极驱动电路。 [0034] 本发明提供的移位寄存器单元，移位寄存器单元输出的移位脉冲的宽度可以通过输入到移位寄存器单元中的移位脉冲进行调整，且输出的移位脉冲信号与输入的移位脉冲信号的宽度一致。由这样的移位寄存器单元级联得到的栅极驱动电路中每一级移位寄存器单元输出的脉冲信号的宽度可以根据输入到第一级移位寄存器单元的起始信号的宽度进行调整，适于对所需的移位脉冲的宽度较大的显示装置进行驱动。附图说明 [0035] 图1为本发明提供的移位寄存器单元的结构示意图； [0036] 图2为本发明提供的一种移位寄存器单元的电路示意图； [0037] 图3为对图2中的移位寄存器单元驱动时关键信号和节点的电位变化图。 具体实施方式[0038] 下面结合附图和实施例，对本发明的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。 [0039] 第一方面，本发明提供了一种移位寄存器单元，参见图1，该移位寄存器单元包括： [0040] 输入单元110、输出单元120、重置单元130、第一控制单元140和第二控制单元150，并具有第一节点N1、第二节点N2、第三节点N3、移位信号输出端OUTPUT和若干输入端； 其中， [0041] 输入单元110连接第一输入端S1、第二输入端S2和第二节点N2，适于在第一输入端S1的电平为输入单元110对应的有效电平时，将第二节点N2的电平置为第二输入端S2输入的电平； [0042] 第一控制单元140连接第三输入端S3、第一节点N1和第二节点N2，适于在第二节点N2的电平为低电平时开启，将第一节点N1的电平置为第三输入端S3的电平，并适于在第一节点N1浮接时维持第一节点N1的电平； [0043] 第二控制单元150包括第一控制模块151和第二控制模块152； [0044] 第一控制模块151连接第四输入端S4、第五输入端S5、第一节点N1和第三节点N3，适于在第三节点N3的电平为低电平且第四输入端S4的电平为第一控制模块有效电平时开启，将第一节点N1的电平置为第五输入端S5接入的电平； [0045] 第二控制模块152，连接第六输入端S6、第七输入端S7、第二节点N2和第三节点N3，用于在第二节点N2的电平为低电平且第六输入端S6输入的电平为高电平时，将第三节点N3的电平置为高电平；在第六输入端S6的电平为低电平时，将第三节点N3的电平置为第七输入端S7的电平；并适于在第三节点N3浮接时，维持第三节点N3的电平； [0046] 输出单元120连接移位信号输出端OUTPUT和第八输入端S8，用于在第一节点N1的电平为低电平时开启，将移位信号输出端OUTPUT的电平置为第八输入端S8输入的电平； [0047] 重置单元130连接第二节点N2，移位信号输出端OUTPUT和第九输入端S9，适于在第二节点N2为低电平时，将移位信号输出端OUTPUT的电平置为第九输入端S9的电平，并适于在第二节点N2浮接时，维持第二节点N2的电平。 [0048] 本发明提供的移位寄存器单元，移位寄存器单元输出的移位脉冲的宽度可以通过输入到移位寄存器单元中的移位脉冲进行调整，且输出的移位脉冲信号与输入的移位脉冲信号的宽度一致。由这样的移位寄存器单元级联得到的栅极驱动电路中每一级移位寄存器单元输出的脉冲信号的宽度可以根据输入到第一级移位寄存器单元的起始信号的宽度进行调整，适于对所需的移位脉冲的宽度较大的显示装置进行驱动。 [0049] 不难理解的是，这里的浮接是指相应的节点没有连通到电流回路中，导致该节点的电荷不会通过电流回路流失的一种状态。 [0050] 另一方面，本发明提供一种驱动第一方面所述的移位寄存器单元的方法，该方法包括： [0051] 在第五输入端S5、第七输入端S7和第九输入端S9输入低电平，在第三输入端S3和第八输入端S8输入高电平；在第一输入端S1、第六输入端S6、第四输入端S4均输入时钟信号；且在第一输入端S1输入的时钟信号为输入单元有效电平时，在第四输入端S4输入的时钟信号为第一控制模块无效电平，在第六输入端S6输入的时钟信号为低电平；在第四输入端S4输入的时钟信号为第一控制模块有效电平时，在第一输入端S1输入的时钟信号为输入单元无效电平，在第六输入端S6输入的时钟信号为高电平；在第一输入端S1输入的时钟信号中输入单元有效电平与第六输入端S6输入的时钟信号的低电平同步，且与在第四输入端S4输入的时钟信号中的第一控制模块无效电平不连续； [0052] 在第一输入端S1输入的时钟信号为输入单元有效电平时，开始在第二输入端S2输入高电平的移位脉冲信号；在第一输入端输入的时钟信号处于在开始输入移位脉冲之后的第N+1个输入单元无效电平时，在第二输入端S2停止输入高电平的移位脉冲信号；其中N为大于等于1的任意整数。 [0053] 本发明提供的移位寄存器单元的驱动方法中，可以通过调整N的大小调整输出的移位脉冲的宽度。 [0054] 在具体实施时，上述的第五输入端S5、第七输入端S7和第九输入端S9均一直输入低电平，在实际应用中，其中的任意两个输入端或者三个输入端均可以合并为一个输入端，即第五输入端S5与第七输入端S7可以为同一输入端，也可以与第九输入端S9为同一输入端，或者第七输入端S7和第九输入端S9可以为同一输入端，第五输入端S5、第七输入端S7和第九输入端S9均为同一输入端。这样可以减少相应的栅极驱动电路中所使用的信号线的数量。相应的，第三输入端S3和第八输入端S8也可以为同一输入端。在具体实施时，输入单元110有效电平可以为低电平，此时这里的第一输入端S1和第六输入端S6可以为同一输入端。这些都能节省所使用的信号线的数量。 [0055] 在具体实施时，上述的第一控制单元140包括第一晶体管和一个第一电容，第一晶体管为P型晶体管，其源极连接第三输入端S3，漏极连接第一节点N1，栅极连接第二节点N3，第一电容的第一端接第一节点N1。进一步的，第一电容的第二端可以连接到第三输入端S3或者第八输入端S8。由于在实际应用中，上述的第三输入端S3和第八输入端S8一般持续输入高电平，将第一电容的第二端连接到第三输入端S3或者第八输入端S8能够保证第一电容的第二端的电压不发生变化，从而避免第一电容的第一端的电压发生变化。 [0056] 在具体实施时，第一控制模块151可以包括第二晶体管和第三晶体管； [0057] 第二晶体管为P型晶体管，其栅极连接第三节点N3，漏极连接第五输入端S5，源极连接第三晶体管的漏极； [0058] 第三晶体管的栅极连接第四输入端S4，源极连接第一节点N1。 [0059] 在具体实施时，上述的第三晶体管可以为P型晶体管。 [0060] 在具体实施时，第二控制模块152可以包括均为P型晶体管的第四晶体管和第五晶体管以及第二电容，第四晶体管的栅极连接第六输入端S6，漏极连接第三节点N3，源极连接第七输入端S7； [0061] 第五晶体管的栅极连接第二节点N2，漏极连接第三节点N3，源极连接第六输入端S6；第二电容的第一端连接第二节点N2。另外在具体实施时，上述的第二电容的第二端可以连接第四输入端S4，这样当第四输入端S4输入高电平时，能够使得第三节点N3的电压进一步升高，保证第三节点N3维持为高电平，使得第一控制模块151能够关断。 [0062] 在具体实施时，输入单元110可以包括P型的第六晶体管，第六晶体管的栅极连接第一输入端S1，源极连接第二输入端S2，漏极连接第二节点N2。 [0063] 在具体实施时，上述的输出单元120可以包括P型的第七晶体管，第七晶体管的栅极连接第一节点N1，源极连接第八输入端S8，漏极连接移位信号输出端OUTPUT。 [0064] 在具体实施时，上述的重置单元130可以包括一个P型的第八晶体管和第三电容，第八晶体管的栅极连接第二节点N2，源极连接移位信号输出端OUTPUT，漏极连接第九输入端S9，所述第三电容的第一端连接第二节点N2。进一步的，第三电容的第二端可以连接移位信号输出端OUTPUT，这样当移位信号输出端OUTPUT为高电平时，能够使得第二节点N2的电平进一步升高，保证第二节点N2维持为高电平，避免影响移位信号输出端OUTPUT输出高电平。 [0065] 不难理解的是，在具体实施时，在一些晶体管中上述的源极和漏极可以互换。且上述的各个单元并不限于上述的结构，在一些情况下，一些单元的具体结构可能存在不同，比如在一些应用中输入单元可能包含多个晶体管。在能够实现对应的功能的前提下，各个单元的具体结构实际上不会影响本发明的实施，相应的均应该落入本发明的保护范围。 [0066] 不难理解的是，在具体实施时，上述的各个晶体管的源极和漏极仅是对为了方便描述，实际应用中，对于同一个晶体管，其源极和漏极的连接关系可以互换。比如对于输入单元所包括的第六晶体管，连接到第二输入端S2的电极也可以为漏极，相应的连接到第二节点N2的电极可以为源极。对本发明中的各个晶体管的源极和漏极的连接关系进行互换的方式应理解对本发明提供的技术方案中的相应技术特征的等同替换，相应的技术方案也应该落入本发明的保护范围。 [0067] 下面结合具体的电路图和在移位寄存器单元驱动时关键信号和节点的电位变化图对发明提供的一种移位寄存器单元及其驱动方法进行详细说明，假设该移位寄存器单元中，第一输入端S1、第六输入端S6位同一输入端(以下均表示为S1)，第三输入端S3和第八输入端S8位同一输入端(以下均表示为S3)，第五输入端S5、第七输入端S7和第九输入端S9位同一输入端(以下均表示为S5)；参见图2，该移位寄存器单元包括：M1-M8共8个P型的晶体管和三个电容C1、C2和C3，并具有第一输入端S1、第二输入端S2、第三输入端S3、第四输入端S4、第五输入端S5、移位信号输入端OUTPUT和三个节点N1、N2和N3；其中，第一晶体管M1的漏极、第三晶体管M3的源极、第七晶体管M7的栅极以及第一电容C1的第一端连接第一节点N1；第一晶体管M1的栅极、第八晶体管M8的栅极、第五晶体管M5的栅极、第六晶体管M6的漏极、第三电容C3的第一端均连接第二节点N2；第四晶体管M4的漏极、第五晶体管M5的漏极、第二晶体管M2的栅极、第二电容C2的第一端连接节点N3；电容C1的第二端以及第一晶体管M1的源极和第七晶体管M7的源极连接第三输入端S3；第七晶体管M7的漏极、第八晶体管M8的源极和第三电容C3的第二端均连接移位信号输出端OUTPUT；第二晶体管M2的源极和第四晶体管M4的源极均连接第五输入端S5；第四晶体管M4的栅极、第六晶体管M6的栅极和第五晶体管M5的源极均连接第一输入端S1；第三晶体管M3的源极连接第二晶体管M2的漏极，栅极连接第四输入端S4。 [0068] 图中的移位寄存器单元可以通过调节输入到其中的移位脉冲信号的宽度调节其输出的移位脉冲信号的宽度，下面结合附图3对图2中的移位寄存器单元的驱动方法进行说明，参见图3，在一帧的驱动过程中：在第一输入端S1施加第一时钟信号，在第三输入端S3施加高电平，在第四输入端S4施加第二时钟信号，第五输入端S5施加低电平；且第一时钟信号处于低电平时，第二时钟信号处于高电平；在第二时钟信号处于高电平时，第一时钟信号处于低电平；且两个时钟信号的低电平在时间上不连续； [0069] 在第一时钟信号处于其中一个低电平时(图中所示的c阶段)，开始在第二输入端S2输入高电平的移位脉冲信号；并在开始输入移位脉冲信号之后第一时钟信号处于第2个高电平的移位脉冲信号时，在第二输入端输入低电平，即停止在第二输入端输入高电平的移位脉冲信号；这样能够使得输出的移位脉冲信号的宽度与输入的移位脉冲信号的宽度一致，从而保证由上述的移位寄存器单元级联得到的栅极驱动电路的各级稳定输出高电平的移位脉冲信号，具体来说： [0070] 在a阶段，在第一输入端S1上施加的第一时钟信号处于低电平，而在第四输入端S4施加的第二时钟信号处于高电平；第一输入端S1处于低电平使得第六晶体管M6导通，由于在第二输入端S2上施加的电平为低电平，此时第二节点N2被置为低电平，导致第一晶体管M1的导通，从而使得第一节点N1连通到第三输入端S3上，第一节点N1的电平为高电平，保证第七晶体管M7不会开启；并且第二时钟信号处于高电平，导致第三晶体管M3不会开启，不会将第一节点N1的电平拉低； [0071] 在b阶段，由于在第一输入端S1上施加的第一时钟信号处于高电平；此时第六晶体管M6关断，导致第一节点N2浮接，第三电容C3维持第二节点N2的电平为低电平，此时第一晶体管M1继续导通，保证第一节点N1的电平为高电平，第五晶体管M5也导通，导致第三节点N3的电平与第一输入端S1一致，均为高电平，这样第二晶体管M2不会导通；这样虽然第四输入端S4输入的低电平导致晶体管M3开启，也不会使得第一节点N1连接到第五输入端S5，不会被置为低电平； [0072] 在c阶段，开始在第二输入端S2上施加高电平的移位脉冲信号，并在第一输入端S1上施加的第一时钟信号处于低电平，则第六晶体管M6和第四晶体管M4均导通，这样使得第二节点N2连接到第二输入端S2上电压升高，进而导致第一晶体管M1和第五晶体管M5关断，并且在第一输入端S1上施加的第一时钟信号处于低电平使得第四晶体管M4导通，第三节点N3被置为低电平；在第四输入端S4施加的高电平使得第三晶体管M3关断，此时第一节点的N1的电压由于由第一电容C1维持，仍为高电平，此时第七晶体管M7不导通，不输出高电平； [0073] 在d阶段，在第一输入端S1上施加的第一时钟信号处于高电平，在第二输入端S2继续施加高电平的移位脉冲信号；此时第六晶体管M6继续关断，第二节点N2的电平继续维持为高电平，使得第五晶体管M5和第一晶体管M1均关断；并且第一输入端S1为高电平使得第四晶体管M4关断，这样第三节点N3的电平不发生变化，被电容C2维持为低电平，使得第二晶体管M2导通；第四输入端S4施加的低电平导致第三晶体管M3也导通，从而将第一节点N1的电平置为低电平，这样会导致第七晶体管M7的导通，开始输出高电平； [0074] 在e阶段，在第一输入端S1上施加的第一时钟信号处于低电平，而在第四输入端S4施加的第二时钟信号处于高电平，在第二输入端S2继续施加高电平的移位脉冲信号；此时第六晶体管M6导通，第二节点N2仍为高电平，使得第一晶体管M1关断，保证第一节点N1的电平不被拉高；由于第四输入端S4处于高电平，则第三晶体管M3关断；此时第七晶体管M7继续导通，并输出高电平的移位脉冲信号； [0075] 在f阶段，在第一输入端S1上施加的第一时钟信号处于高电平，在第二输入端S2停止施加高电平的移位脉冲信号，即施加低电平；此时第六晶体管M6关断，第二节点N2的电平仍会维持为高电平，第一晶体管M1仍不会导通，这样第一节点N1的电平也不会被拉高，此时第七晶体管M7继续导通，输出高电平； [0076] 在g阶段，在第一输入端S1上施加的第一时钟信号处于低电平，而在第四输入端S4施加的第二时钟信号处于高电平，在第二输入端S2施加低电平；第一输入端S1处于低电平使得第六晶体管M6导通，由于在第二输入端S2上施加的电平为低电平，此时第二节点N2被置为低电平，导致第一晶体管M1的导通，从而使得第一节点N1连通到第三输入端S3上，第一节点N1的电平为高电平，使得第七晶体管M7不再开启；并且第四输入端S4上输入的第二时钟信号处于高电平，导致第三晶体管M3不会开启，不会将第一节点N1的电平拉低； [0077] 在h阶段，可以分为两个阶段，在第一阶段h1在第一输入端S1上施加的第一时钟信号和在第四输入端S4上施加的第二时钟信号均为高电平信号，此时第六晶体管M6关断，使得第二节点N2仍维持为低电平，导致第五晶体管M5的导通，而由于在第一输入端S1上施加的时钟信号此时为高电平，此时第三节点N3的电平为高电平；使得第二晶体管M2关断；在第二阶段h2在第一输入端S1上施加的第一时钟信号为高电平，在第四输入端S4上施加的第二时钟信号为低电平；此时第四晶体管M4被关断，且第五晶体管M5的导通，使得第三节点N3继续连通到第一输入端S1上，第三节点N3继续维持为高电平，使得第二晶体管M2关断；这样即使第四输入端S4输入低电平将第三晶体管M3导通，也不会使得第一节点N1连接到第五输入端S5上，这样第一节点N1的电平不会被拉低，第七晶体管M7也不再开启。 [0078] 从上述的方法流程可以看出，第七晶体管M7输出的高电平的起始时刻和结束时刻均对应比输入到第二输入端S2的电平晚半个时钟(一个时钟包括一个高电平脉冲和一个低电平脉冲)，这样移位寄存器单元输出的高电平移位脉冲信号刚好与输入到第二输入端S2的高电平移位脉冲信号的宽度相同。只要在c阶段之后，第二输入端S2上还继续输入高电平，第二节点N2的电平不会被拉低，相应的第一晶体管T1也不会开启将第一节点N1的电平拉高，这样第七晶体管M7均可以输出高电平。这样就可以通过施加在第二输入端S2的移位脉冲的宽度调节移位寄存器单元输出的移位脉冲的宽度。并且本发明实施例中，所有的晶体管均为P型晶体管，可以通过同一工艺制作，有利于降低制作难度。 [0079] 第三方面，本发明还提供了一种栅极驱动电路，该栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元为上述任一项所述的移位寄存器单元。不难理解，在具体实施时，上述的各个移位寄存器单元中，除了最后一级和第一级的任意一级移位寄存器单元，移位信号输入端与上一级移位寄存器单元的移位信号输出端相连，用于接收上一级输出单元输出的移位信号，而移位信号输出端则与下一级移位寄存器单元的移位信号输入端相连，用于将移位寄存信号输出到下一级移位寄存器单元，且移位信号输出端还与上一级移位寄存器单元的复位控制信号输入端相连，用于对上一级移位寄存器单元进行复位。第一级移位寄存器单元的移位信号输入端则会连接一个起始信号。其他的各个输入端则连接到对应的信号线。 [0080] 第四方面，本发明还提供了一种显示装置，包括上述所述的栅极驱动电路。 [0082] 不难理解的是，本发明提供的显示装置可以为液晶显示装置，也可以为其他类型的显示装置。 [0083] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。 |
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