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像素驱动电路
申请号	CN201410203413.X	申请日	2014-05-14	公开(公告)号	CN103943070A	公开(公告)日	2014-07-23
申请人	友达光电股份有限公司;			发明人	刘立伟; 许文曲; 陈勇志;
摘要	一种像素驱动电路，包括发光二极管、数据写入单元、第一及第二晶体管和第一及第二补偿单元。第一晶体管的栅极与数据写入单元电性耦接并决定流过发光二极管的电流。第一补偿单元与第一晶体管电性耦接以提供初始期间第一晶体管的栅极到第一电压源的电流路径及补偿时第一晶体管的栅极到第二电压源的电流路径。第二补偿单元具有第一电容与第一晶体管的栅极电性耦接以进行电压耦合，并提供电压差等于发光二极管的电压变动予第一晶体管的栅极。第二晶体管电性耦接于第一电压源与第二电压源之间以导通或截止第一电压源与第二电压源之间的电流路径。
权利要求	1.一种像素驱动电路，包括：发光二极管，具有第一端及第二端；数据写入单元，用以接收数据信号；第一晶体管，具有栅极、第一端及第二端，该栅极电性耦接该数据写入单元，该第一晶体管用以根据其栅极及其第一端的电压差决定流过该发光二极管的该第一端及该第二端的电流；第一补偿单元，电性耦接该第一晶体管，用以搭配该第一晶体管提供该第一晶体管的该栅极到第一电压源的电流路径以及该第一晶体管的栅极到第二电压源的电流路径；第二补偿单元，该第二补偿单元具有第一电容电性耦接该第一晶体管的该栅极，用以通过该第一电容的电压耦合，提供该第一晶体管的该栅极一电压变动，且该电压变动的大小等于该发光二极管的该第一端及该第二端的电压差；以及第二晶体管，电性耦接该第一电压源与该第二电压源之间，用以导通或截止该第一电压源与该第二电压源之间的电流路径。 2.如权利要求1所述的像素驱动电路，其中该发光二极管的该第一端电性耦接该第一晶体管的该第一端，而该发光二极管的该第二端则电性耦接该第二电压源；该第一晶体管的该第一端通过该发光二极管电性耦接该第二电压源；该数据写入单元包括第三晶体管与第二电容，该第三晶体管具有控制端、第一端与第二端，该第三晶体管的该控制端用于接收第一控制信号，而该第一端则用于接收该数据信号，该第二电容的第一端电性耦接该第三晶体管的该第二端，而该第二电容的第二端则电性耦接该第一电容的第一端与该第一晶体管的该栅极；该第一补偿单元包括第四晶体管，该第四晶体管具有控制端、第一端与第二端，该第四晶体管的该控制端用于接收第二控制信号，该第四晶体管的该第一端电性耦接该第一晶体管的该栅极，而该第四晶体管的该第二端则电性耦接该第一晶体管的该第二端；以及该第二补偿单元包括第五晶体管与第六晶体管，该第五晶体管具有控制端、第一端与第二端，该第五晶体管的该控制端用于接收第三控制信号，该第五晶体管的该第一端电性耦接该第一电容的第二端，而该第五晶体管的该第二端则电性耦接该第一晶体管的该第一端，该第六晶体管具有控制端、第一端与第二端，该第六晶体管的该控制端用于接收该第一控制信号，该第六晶体管的该第一端电性耦接该第五晶体管的该第一端，而该第六晶体管的第二端则电性耦接该第二电压源；该第二晶体管具有控制端、第一端与第二端，该第二晶体管的该控制端用于接收该第三控制信号，该第二晶体管的该第一端电性耦接该第一晶体管的该第二端，而该第二晶体管的第二端则电性耦接该第一电压源。 3.如权利要求2所述的像素驱动电路，其中该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管与该第六晶体管用于在初始期间中处于导通；该第三晶体管、该第四晶体管与该第六晶体管用于在补偿期间中处于导通，且该补偿期间位于该初始期间之后，而该第二晶体管与该第五晶体管用于在该补偿期间中处于截止；该第三晶体管与该第六晶体管用于在写入期间中处于导通，且该写入期间位于该补偿期间之后，而该第二晶体管、该第四晶体管与该第五晶体管用于在该写入期间中处于截止；该第二晶体管与该第五晶体管用于在发光期间中处于导通，且该发光期间位于该写入期间之后，而该第三晶体管、该第四晶体管与该第六晶体管用于在该发光期间中处于截止。 4.如权利要求1所述的像素驱动电路，其中该发光二极管的该第一端电性耦接该第一电压源，而该发光二极管的该第二端则通过该第二晶体管电性耦接该第一晶体管的该第二端；该第一晶体管的该第一端电性耦接该第二电压源；该数据写入单元包括第三晶体管与第二电容，该第三晶体管具有控制端、第一端与第二端，该控制端用于接收第一控制信号，而该第一端则用于接收该数据信号，该第二电容的第一端电性耦接该第三晶体管的该第二端，而该第二电容的第二端则电性耦接该第一电容的第一端与该第一晶体管的该栅极；该第一补偿单元包括第四晶体管，该第四晶体管具有控制端、第一端与第二端，该第四晶体管的该控制端用于接收第二控制信号，该第四晶体管的该第一端电性耦接该第一晶体管的该栅极，而该第四晶体管的该第二端则电性耦接该第一晶体管的该第二端；以及该第二补偿单元包括第五晶体管与第六晶体管，该第五晶体管具有控制端、第一端与第二端，该第五晶体管的该控制端用于接收该第一控制信号，该第五晶体管的该第一端电性耦接该第一电容的第二端，而该第五晶体管的该第二端则电性耦接该发光二极管的该第二端，该第六晶体管具有控制端、第一端与第二端，该第六晶体管的该控制端用于接收第三控制信号，该第六晶体管的该第一端电性耦接该第五晶体管的该第一端，而该第六晶体管的该第二端则电性耦接该第一电压源；以及该第二晶体管具有控制端、第一端与第二端，该第二晶体管的该控制端用于接收该第三控制信号，该第二晶体管的该第一端电性耦接该发光二极管的该第二端，而该第二晶体管的该第二端则电性耦接该第一晶体管的该第二端。 5.如权利要求4所述的像素驱动电路，其中该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管与该第六晶体管用于在初始期间中处于导通；该第三晶体管、该第四晶体管与该第五晶体管用于在补偿期间中处于导通，且该补偿期间位于该初始期间之后，而该第二晶体管与该第六晶体管用于在该补偿期间中处于截止；该第三晶体管与该第五晶体管用于在写入期间中处于导通，且该写入期间位于该补偿期间之后，而该第二晶体管、该第四晶体管与该第六晶体管用于在该写入期间中处于截止；该第二晶体管与该第六晶体管用于在发光期间中处于导通，且该发光期间位于该写入期间之后，而该第三晶体管、该第四晶体管与该第五晶体管用于在该发光期间中处于截止。 6.如权利要求2至5项任一所述的像素驱动电路，其中该第一电压源的电压大小大于该第二电压源的电压大小，且这些晶体管皆为N型晶体管。 7.如权利要求1所述的像素驱动电路，其中该发光二极管的该第一端通过该第二晶体管电性耦接该第一晶体管的该第二端，而该发光二极管的该第二端则电性耦接该第二电压源；该第一晶体管的该第一端电性耦接该第一电压源；该数据写入单元包括第三晶体管与第二电容，该第三晶体管具有控制端、第一端与第二端，该第三晶体管的该控制端用于接收第一控制信号，而该第三晶体管的该第一端则用于接收该数据信号，该第二电容的第一端电性耦接该第三晶体管的该第二端，而该第二电容的第二端则电性耦接该第一电容的第一端与该第一晶体管的该栅极；该第一补偿单元包括第四晶体管，该第四晶体管具有控制端、第一端与第二端，该第四晶体管的该控制端用于接收第二控制信号，该第四晶体管的该第一端电性耦接该第一晶体管的该栅极，而该第四晶体管的该第二端则电性耦接该第一晶体管的该第二端；以及该第二补偿单元包括第五晶体管与第六晶体管，该第五晶体管具有控制端、第一端与第二端，该第五晶体管的该控制端用于接收该第一控制信号，该第五晶体管的该第一端电性耦接该第一电容的第二端，而该第五晶体管的该第二端则电性耦接该发光二极管的该第一端，该第六晶体管具有控制端、第一端与第二端，该第六晶体管的该控制端用于接收第三控制信号，该第六晶体管的该第一端电性耦接该第五晶体管的该第一端，而该第六晶体管的该第二端则电性耦接该第二电压源；该第二晶体管具有控制端、第一端与第二端，该第二晶体管的该控制端用于接收该第三控制信号，该第二晶体管的该第一端电性耦接该第一晶体管的该第二端，而该第二晶体管的该第二端则电性耦接该发光二极管的该第一端。 8.如权利要求7所述的像素驱动电路，其中该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管与该第六晶体管用于在初始期间中处于导通；该第三晶体管、该第四晶体管与该第五晶体管用于在补偿期间中处于导通，且该补偿期间位于该初始期间之后，而该第二晶体管与该第六晶体管用于在该补偿期间中处于截止；该第三晶体管与该第五晶体管用于在写入期间中处于导通，且该写入期间位于该补偿期间之后，而该第二晶体管、该第四晶体管与该第六晶体管用于在该写入期间中处于截止；该第二晶体管与该第六晶体管用于在发光期间中处于导通，且该发光期间位于该写入期间之后，而该第三晶体管、该第四晶体管与该第五晶体管用于在该发光期间中处于截止。 9.如权利要求1所述的像素驱动电路，其中该发光二极管的该第一端电性耦接该第一电压源，而该发光二极管的该第二端则电性耦接该第一晶体管的该第一端；该第一晶体管的该第二端通过该第二晶体管电性耦接该第二电压源；该数据写入单元包括第三晶体管与第二电容，该第三晶体管具有控制端、第一端与第二端，该第三晶体管的该控制端用于接收第一控制信号，而该第三晶体管的该第一端则用于接收该数据信号，该第二电容的第一端电性耦接该第三晶体管的该第二端，而该第二电容的第二端则电性耦接该第一电容的第一端与该第一晶体管的该栅极；该第一补偿单元包括第四晶体管，该第四晶体管具有控制端、第一端与第二端，该第四晶体管的该控制端用于接收第二控制信号，该第四晶体管的该第一端电性耦接该第一晶体管的该栅极，而该第四晶体管的该第二端则电性耦接该第一晶体管的该第二端；以及该第二补偿单元包括第五晶体管与第六晶体管，该第五晶体管具有控制端、第一端与第二端，该第五晶体管的该控制端用于接收第三控制信号，该第五晶体管的该第一端电性耦接该第一电容的第二端，而该第五晶体管的该第二端则电性耦接该发光二极管的该第二端，该第六晶体管具有控制端、第一端与第二端，该第六晶体管的该控制端用于接收该第一控制信号，该第六晶体管的该第一端电性耦接该第五晶体管的该第一端，而该第六晶体管的该第二端则电性耦接该第一电压源；该第二晶体管具有控制端、第一端与第二端，该第二晶体管的该控制端用于接收该第三控制信号，该第二晶体管的该第一端电性耦接该第一晶体管的该第二端，而该第二晶体管的该第二端则电性耦接该第二电压源。 10.如权利要求9所述的像素驱动电路，其中该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管与该第六晶体管用于在初始期间中处于导通；该第三晶体管、该第四晶体管与该第六晶体管用于在补偿期间中处于导通，且该补偿期间位于该初始期间之后，而该第二晶体管与该第五晶体管用于在该补偿期间中处于截止；该第三晶体管与该第六晶体管用于在写入期间中处于导通，且该写入期间位于该补偿期间之后，而该第二晶体管、该第四晶体管与该第五晶体管用于在该写入期间中处于截止；该第二晶体管与该第五晶体管用于在发光期间中处于导通，且该发光期间位于该写入期间之后，而该第三晶体管、该第四晶体管与该第六晶体管用于在该发光期间中处于截止。 11.如权利要求7至10项任一所述的像素驱动电路，其中该第一电压源的电压大小大于该第二电压源的电压大小，且这些晶体管皆为P型晶体管。
说明书全文	像素驱动电路技术领域 [0001] 本发明涉及一种像素驱动电路，尤其涉及有机发光二极管的像素驱动电路。背景技术 [0002] 目前有机发光二极管已逐渐成为主流的显示器，应用层面日益广泛。一般有机发光二极管的像素驱动电路以二个晶体管搭配一个电容的电路设计来控制有机发光二极管的亮度表现。 [0003] 然而，这种像素驱动电路的设计往往会因为制程上的变异或是因为使用一段时间后有机发光二极管老化而发生发光效率衰退的问题，这些问题会造成驱动有机发光二极管的电流量不稳定而使面板发生亮度不均匀的问题，进而造成面板显示不均匀的问题。由于这种像素驱动电路所接收的电源电压通过金属线将每一个像素驱动电路互相电性耦接一起，当驱动有机发光二极管发亮时，因金属线上本身具有阻抗，所以会有电源电压降(IR-drop)的存在，使得每一个像素驱动电路所接收的电源电压产生差异而造成每一个像素驱动电路的像素电流会有差异，使得流过每一个像素驱动电路中的有机发光二极管的电流不同而其所发出的亮度就会不同，进而造成面板显示不均匀的问题。发明内容 [0004] 本发明提供一种像素驱动电路，其包括有发光二极管、数据写入单元、第一晶体管、第二晶体管、第一补偿单元以及第二补偿单元。上述发光二极管具有第一端及第二端。数据写入单元被配置来用以接收数据信号。上述第一晶体管具有栅极、第一端及第二端，其栅极电性耦接于数据写入单元。上述第一晶体管用以根据其栅极及其第一端的电压差决定流过上述发光二极管的第一端及第二端的电流。上述第一补偿单元电性耦接于上述第一晶体管，用以搭配第一晶体管提供第一晶体管的栅极到一个第一电压源的电流路径以及第一晶体管的栅极到第二电压源的电流路径。上述第二补偿单元具有一个第一电容电性耦接于上述第一晶体管的栅极，用以通过第一电容的电压耦合，提供第一晶体管的栅极一个电压变动，且此电压变动的大小等于上述发光二极管的第一端及第二端之间的电压差。上述第二晶体管电性耦接上述第一电压源与一个第二电压源之间，用以导通或截止第一电压源与第二电压源之间的电流路径。 [0005] 本发明解决前述问题的方式，乃是以六个晶体管、二个电容及一个发光二极管来进行像素驱动电路的设计。藉由本发明的像素驱动电路的设计，可有效改善面板显示不均匀及有机发光二极管老化而发生发光效率衰退的问题，进而提升高质量的显示画面。附图说明 [0006] 图1是依照本发明一实施例的像素驱动电路的示意图； [0007] 图2是绘示本发明第一实施例的像素驱动电路的详细电路结构示意图； [0008] 图3是绘示本发明第一实施例的像素驱动电路的各个信号的时序图； [0009] 图4是绘示本发明第二实施例的像素驱动电路的详细电路结构示意图； [0010] 图5是绘示本发明第三实施例的像素驱动电路的详细电路结构示意图； [0011] 图6是绘示本发明第三实施例的像素驱动电路的时序图； [0012] 图7是绘示本发明第四实施例的像素驱动电路400的详细电路结构示意图。 [0013] 【符号说明】 [0014] OVDD：第一电压源OVSS：第二电压源 [0015] C1：第一电容C2：第二电容 [0016] 10：发光二极管30：数据写入单元 [0017] 40：第一补偿单元50：第二补偿单元 [0018] 21：第一晶体管22：第二晶体管23：第三晶体管 [0019] 24：第四晶体管25：第五晶体管26：第六晶体管 [0020] 211：栅极 [0021] 221、231、241、251、261：第一控制端 [0022] 1、3、101、212、222、232、242、252、262：第一端 [0023] 2、4、102、213、223、233、243、253、263：第二端 [0024] Scan：第一控制信号DIS：第二控制信号EM：第三控制信号 [0025] Data：数据信号 [0026] A、G、S：节点 [0027] Initial：初始期间Comp.：补偿期间Data in：写入期间 [0028] Emission：发光期间 [0029] Vref：参考电位Vdata：数据电位 [0030] Voled：发光二极管的跨压Vth：晶体管临界电压 [0031] Ioled：发光电流k：常数具体实施方式 [0032] 图1是依照本发明一实施例的像素驱动电路的示意图。请参照图1，此像素驱动电路100包括发光二极管10、第一晶体管21、第二晶体管22、数据写入单元30、第一补偿单元40以及第二补偿单元50。发光二极管10具有第一端101及第二端102，其中第一端101为发光二极管10的正极，而第二端102为发光二极管10的负极。第一晶体管21具有栅极211、第一端212以及第二端213，栅极211电性耦接于数据写入单元30，第一晶体管21用以根据其栅极211及其第一端212的电压差决定流过发光二极管10的第一端101及第二端102的电流。第一补偿单元40电性耦接于第一晶体管21，用以搭配第一晶体管21提供其栅极211到第一电压源OVDD的电流路径。第二补偿单元50具有第一电容C1电性耦接于第一晶体管21的栅极211，用以通过第一电容C1的电压耦合，提供第一晶体管21的栅极 211一个电压变动，且此种电压变动的大小等于发光二极管10的第一端101及第二端102之间的电压差。第二晶体管22电性耦接于上述第一电压源OVDD与第二电压源OVSS之间，用以导通或截止第一电压源OVDD与第二电压源OVSS之间的电流路径。 [0033] 图2是绘示本发明第一实施例的像素驱动电路的详细电路结构示意图。请参照图2，发光二极管10的第一端101电性耦接于第一晶体管21的第一端212，而发光二极管10的第二端102则电性耦接于第二电压源OVSS。第一晶体管21的第一端212通过发光二极管10电性耦接于第二电压源OVSS。数据写入单元30包括第三晶体管23与第二电容C2。第三晶体管23具有控制端231、第一端232与第二端233，第三晶体管23的控制端231用于接收第一控制信号Scan，而第一端232则用于接收数据信号Data，第二电容C2的第一端 3电性耦接于第三晶体管23的第二端233，而第二电容C2的第二端4则电性耦接于第一电容C1的第一端1与第一晶体管21的栅极211。 [0034] 第一补偿单元40包括第四晶体管24。第四晶体管24具有控制端241、第一端242与第二端243。第四晶体管24的控制端241用于接收第二控制信号DIS，第四晶体管24的第一端242电性耦接于第一晶体管21的栅极211，而第四晶体管24的第二端243则电性耦接于第一晶体管21的第二端213。 [0035] 此外，第二补偿单元50包括第五晶体管25与第六晶体管26。第五晶体管25具有控制端251、第一端252与第二端253。第五晶体管25的控制端251用于接收第三控制信号EM，第五晶体管25的第一端电性252电性耦接于第一电容C1的第二端2，而第五晶体管25的第二端253则电性耦接于第一晶体管21的第一端212。第六晶体管26具有控制端261、第一端262与第二端263。第六晶体管26的控制端261用于接收第一控制信号Scan，第六晶体管26的第一端262电性耦接于第五晶体管25的第一端252，而第六晶体管26的第二端263则电性耦接于第二电压源OVSS。 [0036] 除此之外，第六晶体管26的第二端263可与发光二极管10的第二端102接于一个相同的电位(本实施例中为第二电压源OVSS)，以避免发光二极管10的发光电流受到IR drop的影响(理由后述)。第二晶体管22具有控制端221、第一端222与第二端223。第二晶体管22的控制端221用于接收第三控制信号EM，第二晶体管22的第一端222电性耦接第一晶体管21的第二端213，而第二晶体管22的第二端223则电性耦接第一电压源OVDD。 [0037] 图3是绘示本发明第一实施例的像素驱动电路的各个信号的时序图。请参照图3，本发明的像素驱动电路的信号时序中，一个周期主要包括于四个期间，分别为初始期间Initial、补偿期间Comp、写入期间Data in以及发光期间Emission。第一控制信号Scan在初始期间Initial、补偿期间Comp.以及写入期间Data in提供控制信号以导通相对应的晶体管。第二控制信号DIS在初始期间Initial以及补偿期间Comp.提供控制信号以导通相对应的晶体管。第三控制信号EM在初始期间Initial以及发光期间Emission提供控制信号以导通相对应的晶体管。而数据信号Data则在写入期间Data in提供数据电位Vdata至数据写入单元30，在非写入期间Data in时则维持在参考电位Vref。请配合参照图2以及图3，第一补偿单元40与第一晶体管21电性耦接以提供初始期间Initial时，第一晶体管21的栅极211到第一电压源OVDD的电流路径，以及提供补偿期间Comp.时，第一晶体管 21的栅极211到第二电压源OVSS的电流路径。 [0038] 请配合参照图2以及图3，像素驱动电路100当中的第二晶体管22、第三晶体管23、第四晶体管24、第五晶体管25与第六晶体管26用于在初始期间Initial中处于导通，因此在初始期间Initial当中，节点G的电位会实质等于OVDD，节点S的电位会实质等于Voled+OVSS，而节点A的电位会小于Voled+OVSS。 [0039] 第三晶体管23、第四晶体管24与第六晶体管26用于在补偿期间Comp.中处于导通，且此补偿期间Comp.位于上述初始期间Initial之后，而第二晶体管22与第五晶体管25用于在补偿期间Comp.中处于截止。由于第二晶体管22在补偿期间Comp.处于截止状态，因此图2中的G点电位会通过第四晶体管24及第一晶体管21朝第二电压源OVSS放电而下降，此时节点G与节点S之间的电位差大约为第一晶体管21的临界电压Vth(图未示)，以藉此达成晶体管临界电压Vth(图未示)补偿的效果。在补偿期间Comp.当中，节点G的电位会实质等于Vth+Voled+OVSS，节点S的电压会实质等于Voled+OVSS，而节点A的电压会实质等于OVSS。 [0040] 第三晶体管23与第六晶体管26用于在写入期间Data in中处于导通，而第二晶体管22、第四晶体管24及第五晶体管25，且此写入期间Data in位于上述补偿期间Comp.之后。由于第三晶体管23在写入期间Data in处于导通状态，因此数据信号Data提供给第二电容C2的第一端3，进而藉由第二电容C2的耦合作用而写入至节点G，且由于第六晶体管26在写入期间Data in也处于导通状态，所以在写入期间Data in当中，节点A的电位会维持在OVSS，节点S的电位会等于Voled+OVSS，而节点G的电位会等于Vth+Voled+OVSS+a(Vdata-Vref)，这里的a等于C2/C1+C2。此时第二晶体管22、第四晶体管24与第五晶体管25用于在写入期间Data in中处于截止。 [0041] 第二晶体管22与第五晶体管25用于在发光期间Emission中处于导通，且此发光期间Emission位于上述写入期间Data in之后，而第三晶体管23、第四晶体管24与第六晶体管26用于在发光期间Data in中处于截止。由于第五晶体管25在发光期间Emission处于导通状态，此时节点A的电位变化量为Voled，也就是说，此时节点A的电位会再加上发光二极管10的跨压Voled而变成Voled+OVSS，而节点A的电位变化量Voled会经由第二电容C2的耦合作用而耦合至节点G，此时节点G的电位会等于Vth+Voled+OVSS+a(Vdata-Vref)+Voled，而节点S的电位仍然保持在Voled+OVSS。一般而言，发光二极管10的发光电流Ioled会遵守公2 式：Iold＝k/2(VGS-Vth)，这里的k为与第一晶体管21有关的常数，VGS为节点G、S之间的压 2 差；而通过本发明电路的补偿，发光电流Iold会等效于k/2[a(Vdata-Vref)+Voled]，也就是说发光电流Ioled不再受晶体管临界电压Vth的影响，且可以藉由发光二极管10因老化而上升的跨压Voled得到补偿的效果。承上述，通过本发明的像素驱动电路，可以使发光二极管10的发光电流Ioled将会受到发光二极管10本身的跨压Voled变化而自动进行调整，因此当发光二极管10的跨压Voled因为老化问题而上升时，其发光电流Ioled也会随着增加，藉此补偿发光二极管10的发光效率衰退的问题。此外，第六晶体管26的第二端263如果与发光二极管10接于相同的电位OVSS，更可以避免第二电压源OVSS于整块发光二极管面板不均匀而造成的发光亮度不均的缺点。假设而言，如果第六晶体管26的第二端263接于一个与第二电压源OVSS不同电位的第三电压源VSUS，则在发光期间时节点G的电位会变成Vth+Voled+OVSS+a(Vdata-Vref)+VOLED+OVSS-VSUS，此时项式中的OVSS-VSUS项次相减后并不等于零，因此会影响发光电流Ioled，因此将第六晶体管26的第二端263与发光二极管10接于相同的电位，可以避免在IR drop情况严重时影响发光电流Ioled。 [0042] 图4是绘示本发明第二实施例的像素驱动电路的详细电路结构示意图。如图4所示，在第二实施例中，像素驱动电路200仅电路结构上与第一实施例有所差异，但是在于电路操作原理以及功效上均与第一实施例相同，因此不再赘述。请参照图4，发光二极管10的第一端101电性耦接于第一电压源OVDD，而发光二极管10的第二端102则通过第二晶体管22电性耦接第一晶体管21的第二端213。第一晶体管21的第一端212电性耦接于第二电源电压OVSS。数据写入单元30包括第三晶体管23与第二电容C2。第三晶体管23具有控制端231、第一端232与第二端233，控制端231用于接收第一控制信号Scan，而第一端232则用于接收数据信号Data。第二电容C2的第一端3电性耦接第三晶体管23的第二端233，而第二电容的第二端4则电性耦接第一电容C1的第一端1与第一晶体管21的栅极211。第一补偿单元40包括第四晶体管24。第四晶体管24具有控制端241、第一端242与第二端243。第四晶体管24的控制端241用于接收第二控制信号DIS，第四晶体管24的第一端 242电性耦接于第一晶体管21的栅极211，而第四晶体管24的第二端243则电性耦接于第一晶体管21的第二端213。第二补偿单元50包括第五晶体管25与第六晶体管26。第五晶体管25具有控制端251、第一端252与第二端253。第五晶体管25的控制端251用于接收第一控制信号Scan，第五晶体管25的第一端252电性耦接于第一电容C1的第二端2，而第五晶体管25的第二端253则电性耦接于发光二极管10的第二端102。第六晶体管26具有控制端261、第一端262与第二端263。第六晶体管26的控制端261用于接收第三控制信号EM，第六晶体管的第一端262电性耦接于第五晶体管25的第一端252，而第六晶体管26的第二端263则电性耦接于第一电压源OVDD。第二晶体管22具有控制端221、第一端222与第二端2213。第二晶体管22的控制端221用于接收第三控制信号EM，第二晶体管22的第一端222电性耦接发光二极管10的第二端102，而第二晶体管22的第二端223则电性耦接第一晶体管21的第二端213。 [0043] 本发明第二实施例的像素驱动电路的时序图与第一实施例相同，也就是如图3所示，本段落将不再于时序与信号关系之间做赘述。请配合参照图3以及图4，像素驱动电路200当中第二晶体管22、第三晶体管23、第四晶体管24、第五晶体管25与第六晶体管26用于在初始期间Initial中处于导通。第三晶体管23、第四晶体管24与第五晶体管25用于在补偿期间Comp.中处于导通，且补偿期间Comp.位于初始期间Initial之后。而第二晶体管22与第六晶体管26用于在补偿期间Comp.中处于截止。第三晶体管23与第五晶体管25用于在写入期间Data in中处于导通，且写入期间Data in位于补偿期间Comp.之后。而第二晶体管22、第四晶体管24与第六晶体管26用于在写入期间Data in中处于截止。第二晶体管22与第六晶体管26用于在发光期间Emission中处于导通，且发光期间Emission位于写入期间Data in之后。而第三晶体管23、第四晶体管24与第五晶体管25用于在发光期间Emission中处于截止。本发明第二实施例的时序图与第一实施例相同，但由于电路结构上的差异，因此在晶体管的导通顺序上与第一实施例有所差异，但并不影响其功效。以下将说明节点G、S、A于初始期间Initial、补偿期间Comp.、写入期间Data in以及发光期间Emission当中的电位。在初始期间Initial当中，节点G的电位会等于OVDD-Voled，节点S的电位会等于OVSS，节点A的电位会大于OVDD-Voled。在补偿期间Comp.当中，节点G的电位会等于Vth+OVSS，节点S的电位会等于OVSS，节点A的电位会等于OVDD-Voled。在写入期间Data in当中，节点G的电位会等于Vth+OVSS+Vdata-Vref，节点S的电位会等于OVSS，节点A的电位会等于OVDD-Voled。在发光期间Emission当中，节点G的电位会等于Vth+OVSS+Vdata-Vref+Voled，节点S的电位会等于OVSS，节点A的电位会等于OVDD。除此之外，上述两种像素驱动电路 100、200当中，其中第一电压源OVDD的电压大小大于第二电压源OVSS的电压大小，且所应用的晶体管皆为N型晶体管。 [0044] 图5是绘示本发明第三实施例的像素驱动电路的详细电路结构示意图。如图5所示，在第三实施例中，像素驱动电路300仅电路结构上与第一实施例有所差异，但是在于电路操作原理以及功效上均与第一实施例相同，因此不再赘述。请参照图5，发光二极管10的第一端101通过第二晶体管22电性耦接于第一晶体管21的第二端213，而发光二极管10的第二端102则电性耦接于第二电压源OVSS。第一晶体管21的第一端212电性耦接于第一电压源OVDD。数据写入单元30包括第三晶体管23与第二电容C2。第三晶体管23具有控制端231、第一端232与第二端233。第三晶体管23的控制端231用于接收第一控制信号Scan，而第三晶体管23的第一端232则用于接收数据信号Data。第二电容C2的第一端3电性耦接第三晶体管23的第二端233，而第二电容C2的第二端4则电性耦接于第一电容C1的第一端1与第一晶体管21的栅极211。第一补偿单元40包括第四晶体管24。第四晶体管24具有控制端241、第一端242与第二端243。第四晶体管24的控制端241用于接收第二控制信号DIS，第四晶体管24的第一端242电性耦接于第一晶体管21的栅极211，而第四晶体管24的第二端243则电性耦接于第一晶体管21的第二端213。第二补偿单元50包括第五晶体管25与第六晶体管26。第五晶体管25具有控制端251、第一端252与第二端253。第五晶体管25的控制端251用于接收第一控制信号Scan，第五晶体管25的第一端252电性耦接于第一电容C1的第二端2，而第五晶体管25的第二端253则电性耦接于发光二极管10的第一端101。第六晶体管26具有控制端261、第一端262与第二端263。第六晶体管26的控制端261用于接收第三控制信号EM，第六晶体管26的第一端262电性耦接于第五晶体管25的第一端252，而第六晶体管26的第二端263则电性耦接于第二电压源OVSS。第二晶体管22具有控制端221、第一端222与第二端223。第二晶体管22的控制端 221用于接收第三控制信号EM，第二晶体管22的第一端222电性耦接于第一晶体管21的第二端213，而第二晶体管22的第二端223则电性耦接于发光二极管10的第一端101。值得一提的是，在第三实施例中的第一电压源OVDD的电压大小大于第二电压源OVSS的电压大小，且应用于第三实施例中的晶体管皆为P型晶体管。 [0045] 图6是绘示本发明第三实施例的像素驱动电路的时序图。由于第三实施例中所使用的晶体管皆为P型，因此仅在各栅极信号的极性与第一实施例不同，其余关于时序与信号关系之间皆与第一实施例相同，因此本段落将不再赘述。 [0046] 请参照图5以及图6，像素驱动电路300当中的第二晶体管22、第三晶体管23、第四晶体管24、第五晶体管25与第六晶体管26用于在初始期间Initial中处于导通。第三晶体管23、第四晶体管24与第五晶体管25用于在补偿期间Comp.中处于导通，且补偿期间Comp.位于初始期间Initial之后，而第二晶体管22与第六晶体管26用于在补偿期间Comp.中处于截止。该第三晶体管23与该第五晶体管25用于在写入期间Data in中处于导通，且写入期间Data in位于补偿期间Comp.之后，而第二晶体管22、第四晶体管24与第六晶体管26用于在写入期间Data in中处于截止。第二晶体管22与第六晶体管26用于在发光期间Emission中处于导通，且发光期间Emission位于写入期间Data in之后，而第三晶体管23、第四晶体管24与第五晶体管25用于在发光期间Emission中处于截止。本发明第三实施例在时序以及信号关系上与第一实施例相同，仅信号的极性相反，但由于电路结构上的差异，因此在晶体管的导通顺序上与第一实施例有所差异，但并不影响其功效。以下将说明节点G、S、A于初始期间Initial、补偿期间Comp.、写入期间Data in以及发光期间Emission当中的电位。在初始期间Initial当中，节点G的电位会等于OVSS+Voled，节点S的电位会等于OVDD，节点A的电位会小于OVSS+Voled。在补偿期间Comp.当中，节点G的电位会等于OVDD-Vth，节点S的电位会等于OVDD，节点A的电位会等于Voled+OVSS。在写入期间Data in当中，节点G的电位会等于OVDD-Vth+Vdata-Vref，节点S的电位会等于OVDD，节点A的电位会等于Voled+OVSS。在发光期间Emission当中，节点G的电位会等于OVDD-Vth+Vdata-Vref-Voled，节点S的电位会等于OVDD，节点A的电位会等于OVSS。 [0047] 图7是绘示本发明第四实施例的像素驱动电路400的详细电路结构示意图。如图7所示，在第四实施例中，像素驱动电路400仅电路结构上与第一实施例有所差异，但是在于电路操作原理以及功效上均与第一实施例相同，因此不再赘述。请参照图7，发光二极管 10的第一端101电性耦接第一电压源OVDD，而发光二极管10的第二端102则电性耦接第一晶体管21的第一端212。第一晶体管21的第二端213通过第二晶体管22电性耦接第二电压源OVSS。数据写入单元30包括第三晶体管23与第二电容C2。第三晶体管23具有控制端231、第一端232与第二端233。第三晶体管23的控制端231用于接收第一控制信号Scan，而第三晶体管23的第一端232则用于接收数据信号Data。第二电容C2的第一端3电性耦接第三晶体管23的第二端233，而第二电容C2的第二端4则电性耦接第一电容C1的第一端1与第一晶体管21的栅极211。第一补偿单元40包括第四晶体管24。第四晶体管24具有控制端241、第一端242与第二端243。第四晶体管24的控制端241用于接收第二控制信号DIS，第四晶体管24的第一端242电性耦接于第一晶体管21的栅极211，而第四晶体管24的第二端243则电性耦接于第一晶体管21的第二端213。第二补偿单元50包括第五晶体管25与第六晶体管26。第五晶体管25具有控制端251、第一端252与第二端 253。第五晶体管25的控制端251用于接收第三控制信号EM，第五晶体管25的第一端252电性耦接第一电容C1的第二端2，而第五晶体管25的第二端253则电性耦接于发光二极管 10的第二端102。第六晶体管26具有控制端261、第一端262与第二端263。第六晶体管 26的控制端261用于接收第一控制信号Scan，第六晶体管26的第一端262电性耦接于第五晶体管25的第一端252，而第六晶体管26的第二端263则电性耦接于第一电压源OVDD。第二晶体管22具有控制端221、第一端222与第二端223。第二晶体管22的控制端221用于接收第三控制信号EM，第二晶体管22的第一端222电性耦接于第一晶体管21的第二端 213，而第二晶体管22的第二端223则电性耦接于第二电压源OVSS。值得一提的是，在第四实施例中的第一电压源OVDD的电压大小大于第二电压源OVSS的电压大小，且应用于第四实施例中的晶体管皆为P型晶体管。 [0048] 本发明第四实施例的像素驱动电路的时序图与第三实施例相同，也就是如图6所示，本段落将不再于时序与信号关系之间做赘述。请配合参照图6以及图7，像素驱动电路400当中，第二晶体管22、第三晶体管23、第四晶体管24、第五晶体管25与第六晶体管26用于在初始期间Initial中处于导通。第三晶体管23、第四晶体管24与第六晶体管26用于在补偿期间Comp.中处于导通，且补偿期间Comp.位于初始期间Initial之后，而第二晶体管22与第五晶体管25用于在补偿期间Comp.中处于截止。第三晶体管23与第六晶体管 26用于在写入期间Data in中处于导通，且写入期间Data in位于补偿期间Comp.之后，而第二晶体管22、第四晶体管24与第五晶体管25用于在写入期间Data in中处于截止。第二晶体管22与第五晶体管25用于在发光期间Emission中处于导通，且发光期间Emission位于写入期间Data in之后，而第三晶体管23、第四晶体管24与第六晶体管26用于在发光期间Emission中处于截止。本发明第四实施例的时序图与第三实施例相同，但由于电路结构上的差异，因此在晶体管的导通顺序上与第一实施例有所差异，但并不影响其功效。以下将说明节点G、S、A于初始期间Initial、补偿期间Comp.、写入期间Data in以及发光期间Emission当中的电位。在初始期间Initial当中，节点G的电位会等于OVSS，节点S的电位会等于OVDD-Voled，节点A的电位会大于OVDD-Voled。在补偿期间Comp.当中，节点G的电位会等于OVDD-Voled-Vth，节点S的电位会等于OVDD-Voled，节点A的电位会等于OVDD。在写入期间Data in当中，节点G的电位会等于OVDD-Voled-Vth+a(Vdata-Vref)，节点S的电位会等于OVDD-Voled，节点A的电位会等于OVDD。在发光期间Emission当中，节点G的电位会等于OVDD-Voled-Vth+a(Vdata-Vref)-Voled，节点S的电位会等于OVDD-Voled，节点A的电位会等于OVDD-Voled。 [0049] 综上所述，本发明解决前述问题的方式，乃是以六个晶体管、二个电容及一个发光二极管来进行像素驱动电路的设计。藉由本发明的像素驱动电路的设计，可有效改善面板显示不均匀及有机发光二极管老化而发生发光效率衰退的问题，进而提升高质量的显示画面。此外，本发明当中所提及的发光二极管也可以是有机发光二极管。 [0050] 虽然本发明已以优选的数个实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

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