信息处理装置和调度方法 |
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| 申请号 | CN201180072989.1 | 申请日 | 2011-08-23 | 公开(公告)号 | CN103765394B | 公开(公告)日 | 2016-08-24 |
| 申请人 | 富士通株式会社; | 发明人 | 小池信之; 宫本十四广; | ||||
| 摘要 | 具有：至少一个存取部（3），其发行针对 存储器 （10）的存储器存取 请求 ；调停部（4），其对从所述存取部（3）发行的存储器存取请求进行调停；管理部（8），其使与所述调停部（4）的调停结果对应的作为存储器存取请求的发行源的存取部（3）执行针对所述存储器（10）的存储器存取；处理部（2），其经由至少一个 高速缓冲存储器 （22）进行针对所述存储器（10）的存取；以及时机调整部（5），其在预先设定的保留时间的期间内，保留由所述存取部（3）发行的所述存储器存取请求涉及的处理，另一方面，在所述保留时间期满前，所述处理部（2）中的所述至少一个高速缓冲存储器（22）的电源成为断开的情况下，解除所述存储器存取请求涉及的处理的保留。 | ||||||
| 权利要求 | 1.一种信息处理装置，其特征在于，具有： |
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| 说明书全文 | 信息处理装置和调度方法技术领域背景技术[0002] 在服务器、个人计算机（PC；Personal Computer）等所谓的计算机系统中，存在被称为DMA（Direct Memory Access：直接存储器存取）的系统总线的使用方法。DMA是指，针对通常由CPU（Central Processing Unit：中央处理单元）进行的系统总线的使用，还允许CPU以外的设备（总线主控器）进行使用。此外，在具有多个CPU（或CPU内核）的多处理器系统中，设计成多个CPU互相协调而进行系统总线的使用。 [0003] 另外，将存在多个允许系统总线的使用的设备（包含CPU）的系统称作多主系统，将在多主系统中使用的总线称作多主总线。 [0004] 在多主系统中，能够在某个时机使用总线的是包含CPU的一个设备。因此，多主系统具有调停电路（总线仲裁器），当在某个时机从多个设备发行了DMA请求时，该调停电路对所发行的DMA请求进行调停，对某一个设备提供DMA许可。 [0005] 图14是示出具有发行DMA请求的设备的计算机系统（多主系统）100的结构例的图，图15是示出计算机系统100中的进行DMA请求的调停的总线仲裁器400的结构例的图。 [0006] 在图14所示的例中，在计算机系统100中作为DMA要因的设备是与USB（Universal Serial Bus：通用串行总线）或SATA（Serial Advanced Technology Attachment：串行高级技术附件）的接口对应的未图示的HDD（Hard Disk Drive：硬盘驱动器）。计算机系统100具有USB的主机控制器（UHCI；Universal Host Controller Interface：通用主机控制器接口）、SATA的主机控制器（AHCI；Advanced Host Controller Interface：高级主机控制器接口），作为用于将这些设备与系统总线600连接的控制器。 [0007] 这些主机控制器构成为PCI设备300-1～300-3，与作为系统总线600的PCI总线连接。由PCI设备300-1～300-3产生的DMA请求被依据PCI总线规格的总线仲裁器400调停，并作为对于总线仲裁器820的向主存储器1000的存取请求（DMA请求）进行发行。 [0008] 具体而言，如图14所示，作为DMA请求的发行源发挥作用的PCI设备（多个总线主设备）300-1～300-3对总线仲裁器400发行由虚线箭头A～C示出的DMA请求（对于主存储器1000的存取请求）。 [0009] 如图15所示，在总线仲裁器400中，通过同步化处理部410调整DMA请求A～C的输入时机。此外，接收到DMA请求A～C的调停处理部420经由总线桥700对上位的总线（主机总线810）侧的总线仲裁器820发行DMA请求D，要求主机总线810使用的许可。在总线仲裁器820中，根据主机总线810的使用状态，判定是否针对DMA请求使用主机总线810。当由总线仲裁器820下达主机总线810的使用许可，并发送DMA许可信号E时，在总线仲裁器400中，通过调停处理部420对DMA请求进行调停（选择），通过同步化处理部430调整输出时机。然后，从总线仲裁器400向与被选择的（被受理的）DMA请求对应的PCI设备300-1～300-3输出DMA许可（输出信号；参照图14和图15的A′～C′）。接收到该输出信号A′～C′的设备（PCI设备300-1～ 300-3中的任意一个）获得主机总线810的使用权。 [0010] 这里，通过总线主控器与希望存取的存储器地址一起发送示出其存取的种类（读出、写入等）的总线命令，由此进行主机总线810的使用。即，与CPU使用主机总线810读写设备的数据的动作同样地进行基于总线主控器的主机总线810的使用。 [0011] 另外，在PCI总线规格扩大的过程中，关于DMA动作与系统的整体性能之间的关系的研究和启蒙得到发展，已知在系统中碎片化地进行DMA请求会降低系统整体的效率。即，由于总线主控器所执行的DMA，针对主存储器1000所读写的数据量增加（例如约数K字节～数M字节）。因此，当在计算机系统100中对DMA请求碎片化地（例如每几个字节）提供存取许可时，由于重复进行DMA请求的发行和许可，因此使系统整体的处理效率降低。 [0012] 由于这样的理由等，在总线仲裁器400中，进行了更快地与DMA请求对应的设计。 [0013] 然而，伴随近年来的计算机系统的处理速度的高速化，有时在CPU中搭载大容量的高速缓冲存储器（Cache Memory；以下称作CM）220。要求搭载这样的CPU的多主系统具有总线窥探功能。 [0014] 在CM220中，数据和表示该数据位于主存储器1000的何处的地址信息成组地存储。在总线上的各设备使用主机总线810对主存储器1000进行写入动作时，为了保存主存储器 1000与CM220之间的一致性，还需要将经由存储控制器900写入到主存储器1000的数据反映到CPU的CM220中。 [0015] 总线窥探是指，主机总线810上的各设备对总线动作进行监视，针对在主机总线810上传输的存储器地址1000，检测是否在自身具有的CM220中存在与其相符的地址信息。 当从自身具有的CM220中检测到与在主机总线810上传输的存储器地址相符的地址信息时，主机总线810上的各设备根据该地址信息进行CM220的更新等的动作。这样，各设备在每次进行存取动作时都对在主机总线810上传输的存储器地址和位于CM220中的全部地址信息进行比较。 [0016] 接着，说明对具有CM220的CPU的电力控制。 [0017] 由OS（Operating System：操作系统）管理通过CPU执行的任务，在没有要执行的任务时（空闲状态时），OS通过停止CPU或切断电源来抑制CPU中的无用的电力消耗。例如，在CPU具有回写方式的CM220的情况下，在通过OS切断电源之前，CPU进行将存储在CM220中的数据反映到主存储器1000中的处理。 [0018] 该CPU进行的反映处理是如下进行的：从CM220检索与主存储器1000的内容存在不同的部分，将存在不同的部分的数据写入主存储器1000。在该反映处理需要与CM220的大小和存储器的性能对应的时间。近年来，还出现具有6M字节左右的容量的CM220的CPU，有时仅需几毫秒就能够通过CPU的反映处理将CM220的内容全部写入主存储器1000。 [0019] 另外，在进行这样的电力控制的计算机系统中具有如下硬件：该硬件在切断CPU的电源后，以进行新任务的执行时发生的中断（IRQ；Interrupt Request：中断请求）为触发，自动地接通CPU和CM220的电源。 [0020] 接着，参照图16来说明对CPU的电力控制的步骤。 [0021] 图16是说明OS的空闲状态下的、对具有CM220的CPU的电力控制的一例的流程图。 [0022] 首先，通过OS开始每个CPU（CPU内核210）所具有的电源切断计时器的初始化和计数（步骤S1），并且，针对每个CPU判断所分配的系统（或任务）是否是空闲中（步骤S2）。 [0023] 当系统并非空闲中时，即是执行中时（步骤S2的“否”路径），在系统成为空闲中之前，例如每隔规定的时间执行步骤S1和S2的处理。另一方面，当系统是空闲中时（步骤S2的“是”路径），通过OS对每个与空闲中的系统（或任务）对应的CPU（内核210）判断电源切断计时器是否已经期满（步骤S3）。 [0024] 在电源切断计时器未期满的情况下（步骤S3的“否”路径），转移到步骤S2的处理。另一方面，在电源切断计时器已经期满的情况下（步骤S3的“是”路径），将该CPU具有的CM220的内容输出到主存储器1000中（步骤S4）。然后，通过OS切断包含CM220的CPU的电源（步骤S5）。 [0025] 接着，当通过检测IRQ的硬件判断为发生了IRQ时（步骤S6的“是”路径），接通CPU和CM220的电源（步骤S7），进行基于CPU的系统所涉及的处理和总线窥探处理。此外，在步骤S7中进行了对CPU的电源接通后，转移到步骤S1的处理。另外，在发生IRQ之前，维持CPU和CM220的电源切断（步骤S6和步骤S6的“否”路径）。 [0026] 通过这样的处理进行CPU的电力控制。 [0027] 另外，作为关联的技术，存在以下技术：为了有效地进行数据传送，并且不独占总线而实现DMA方式下的数据传送，DMA单元控制部在被从CPU提供ON状态的DMA传送请求信号的期间内，根据DMA动作允许信号的状态，对CPU请求系统总线的使用权，或者向CPU开放系统总线的使用权。 [0028] 此外，作为关联的其他技术，存在以下技术：仅在必要的期间，在进行DMA传送的时机通过传送控制部的指令从时钟生成部向睡眠中的CPU和存储器提供高速的时钟，执行统一地进行DMA的时钟控制，由此实现低耗电。 [0029] 现有技术文献 [0031] 【专利文献1】日本特开2000-90045号公报 [0032] 【专利文献2】日本特开2005-190332号公报 发明内容[0033] 发明要解决的问题 [0034] 伴随CM的大容量化，在总线窥探处理中，由CPU进行比较的地址信息也增大。 [0035] 由于CM是为了高速地进行CPU与主存储器之间的数据交换而设置的，因此，根据处理时间的增大的观点，不优选每次在主机总线上传输数据时由CPU通过总线窥探处理对地址信息依次进行比较。因此，例如还考虑具有必要数量的比较器，使其同时地执行比较动作，但是，会消耗与比较器的数量相应的电力。该消耗电力根据CM的容量和缓存方式等而变化，但是，近年来，CM的大容量化、高速化得到发展，还出现CM使用CPU所消耗的电力的40％左右的电力的例子。 [0036] 然而，近年来，虽然CPU具有用于电力控制的功能，但是抑制CM的电力消耗是困难的。这是因为，即使在CPU停止动作而能够降低电力消耗的情况下，只要其他的总线主控器正在使用主机总线，就需要至少将CM的部分设为工作状态，以进行总线窥探。 [0037] 为了消减CM的消耗电力，在将CM的内容清空后停止缓存动作。但是，如上所述，清空CM的负担较大，特别是在使用回写方式的CM的情况下，需要相应的时间和电力。此外，在CM未进行动作的状态（电源切断的状态）下，即便使CPU进行动作，也难以发挥出真正的性能，为了重新开始CPU的动作，CM也要返回工作状态。 [0038] 这样，由于CM在停止/工作状态间的状态转变中也耗费时间和电力，因此当转变的频度上升时，消耗电力有时反而增加。转变的频度根据对DMA请求或中断处理进行请求的设备而变化，并且还根据存储器性能而变化。此外，设备在到受理DMA请求或中断处理的请求为止的时间变长时，还存在性能降低、或最差时无法继续动作的情况。因此，以往，计算机系统（主机总线等）大多被设计成尽量快速地响应来自各设备的中断请求，以抑制处理速度的下降，存在电力消耗的削减没有进展的问题。 [0039] 如以上那样，在多主系统中发生了DMA的情况下，通过CPU进行总线窥探处理，存在CPU（CM）的消耗电力增加的问题。 [0040] 此外，在通过OS切断了CPU的电源的状态下发生了DMA的情况下，接通CPU（CM）的电源，CM从停止状态转变为工作状态，其结果是，存在处理时间和消耗电力增加的问题。 [0041] 鉴于上述情况，本发明的目的之一是，在信息处理装置中，降低发生如DMA的存储器存取时的消耗电力。 [0042] 另外，不限于所述目的，还可以将得到以下的作用效果作为本发明的另一个目的，该作用效果是通过示出用于实施后述发明的方式的各结构而得到的作用效果，并且是无法通过现有技术得到的作用效果。 [0043] 用于解决问题的手段 [0044] 本发明的信息处理装置具有：至少一个存取部，其发行针对存储器的存储器存取请求；调停部，其对从所述存取部发行的存储器存取请求进行调停；管理部，其使与所述调停部的调停结果对应的作为存储器存取请求的发行源的存取部执行针对所述存储器的存储器存取；处理部，其经由至少一个高速缓冲存储器进行针对所述存储器的存取；以及时机调整部，其在预先设定的保留时间的期间内，保留由所述存取部发行的所述存储器存取请求涉及的处理，另一方面，在所述保留时间期满前，在所述处理部中的所述至少一个高速缓冲存储器的电源成为断开的情况下，解除所述存储器存取请求涉及的处理的保留。 [0045] 此外，本发明的调度方法是信息处理装置中的所述存储器存取请求的调度方法，该信息处理装置具有：至少一个存取部，其发行针对存储器的存储器存取请求；调停部，其对从所述存取部发行的存储器存取请求进行调停；管理部，其使与所述调停部的调停结果对应的作为存储器存取请求的发行源的存取部执行针对所述存储器的存储器存取；以及处理部，其经由至少一个高速缓冲存储器进行针对所述存储器的存取，在该调度方法中，在预先设定的保留时间的期间内，保留由所述存取部发行的所述存储器存取请求涉及的处理，另一方面，在所述保留时间期满前，在所述处理部中的所述至少一个高速缓冲存储器的电源成为断开的情况下，解除所述存储器存取请求涉及的处理的保留。 [0046] 发明的效果 [0048] 图1是示出作为一个实施方式的信息处理装置的结构例的图。 [0049] 图2是示出本实施方式的信息处理装置中的总线仲裁器的结构例的图。 [0050] 图3是说明本实施方式的TA的保留时间的设定处理的一例的图。 [0051] 图4是说明本实施方式的信息处理装置中的、从发生了DMA请求起到将DMA请求被发送到管理部为止的处理的一例的流程图。 [0052] 图5是说明本实施方式的信息处理装置中的、从发生DMA请求起到执行DMA为止的动作的时序图。 [0053] 图6是示出作为本实施方式的第1变形例的信息处理装置的结构的图。 [0054] 图7是说明本实施方式的第1变形例的TA的保留时间的设定处理的图。 [0055] 图8是说明本实施方式的第1变形例的TA的保留处理的图。 [0056] 图9是示出作为本实施方式的第2变形例的信息处理装置的结构的图。 [0057] 图10是说明本实施方式的第2变形例的TA的保留时间的设定处理的图。 [0058] 图11是说明本实施方式的第2变形例的信息处理装置中的、从发生DMA请求起到将DMA请求发送到管理部为止的处理的流程图。 [0059] 图12是示出对本实施方式的信息处理装置的系统的应用例的图。 [0060] 图13是示出本实施方式的信息处理装置的硬件结构例的图。 [0061] 图14是示出具有发行DMA请求的设备的计算机系统的结构例的图。 [0062] 图15是示出多主系统中的进行DMA请求的调停的总线仲裁器的结构例的图。 [0063] 图16是说明对具有CM的CPU的电力控制的一例的流程图。 具体实施方式[0064] 下面参照附图来说明实施方式。 [0065] 〔1〕一个实施方式 [0066] 〔1-1〕信息处理装置的结构例 [0067] 图1是示出作为一个实施方式的信息处理装置1的结构例的图，图2是示出信息处理装置1中的总线仲裁器4的结构例的图。 [0068] 信息处理装置1是服务器或PC等计算机系统（多主系统），其具有：具有CPU内核21和CM22的至少一个（图1所示的例中为一个）CPU（处理部）2；以及能够执行DMA的PCI设备3-1～3-3。此外，信息处理装置1具有总线仲裁器4、时机调整器（Timing Adjuster；以下称作TA）5-1～5-3、系统总线6、总线桥7、具有主机总线81和总线仲裁器82的管理部8、存储控制器9、主存储器10。 [0069] 这里，在本实施方式的信息处理装置1中，通过CPU2，针对在主机总线81上通过的地址信息和数据进行总线窥探处理。 [0070] 此外，信息处理装置1通过由CPU2执行的OS，进行图16所示的对CPU2的电力控制。即，在信息处理装置1中，在系统（或任务）为空闲中的情况下，通过OS切断包含CM22的CPU2的电源。 [0071] CPU内核21是进行各种控制和运算的处理装置，通过执行在PCI设备3-1～3-3和未图示的ROM（Read Only Memory：只读存储器）等中存储的程序来实现各种功能。 [0072] CM22保存在CPU内核21和主存储器10之间传送的数据以及该数据的地址信息，CPU2经由至少一个CM22进行对主存储器10的存取。另外，本实施方式的CM22设为采用回写方式。 [0073] 主存储器（主存储装置；存储器）10是暂时存储各种数据、程序的存储装置，在CPU2执行程序时，将数据、程序暂时存储、展开来进行使用。另外，作为主存储器10，例如可以举出RAM（Random Access Memory：随机存取存储器）等易失性存储器。 [0074] 存储控制器9根据CPU2和作为总线主控器的PCI设备3-1～3-3，控制对主存储器10的存取等。 [0075] PCI设备3-1～3-3是分别与系统总线6连接的UHCI或AHCI等主机控制器，通过USB或SATA等接口连接未图示的HDD等存储装置等。该HDD等保存数据和程序，由CPU2进行存取，并且构成为对主存储器10的DMA要因。 [0076] 此外，PCI设备3-1～3-3（在以下的说明中，在不区分PCI设备3-1～3-3的情况下仅由标号3示出）发行对主存储器10的DMA请求（存储器存取请求）A～C，作为总线主控器（DMA请求的发行源；存取部）发挥作用。 [0077] 总线仲裁器（调停部）4对从PCI设备3发行的DMA请求A～C进行调停，如图2所例示的那样，与上述的总线仲裁器400同样，具有同步化处理部41、43和调停处理部42。 [0078] 此外，总线仲裁器4具有与后述的TA5-1～5-3对应的寄存器44-1～44-3。 [0079] 同步化处理部41对从PCI设备3-1～3-3发行的DMA请求A～C的输入时机进行调整，同步化处理部43对示出总线仲裁器4的仲裁（调停）的结果的DMA许可（存储器存取许可；输出信号）A′～C′的输出时机进行调整。 [0080] 调停处理部42针对由同步化处理部41调整了输入时机后的DMA请求A～C进行调停，受理任意一个DMA请求，并且，输出与受理的DMA请求对应的输出信号（A′～C′中的任意一个）。输入了该输出信号A′～C′的PCI设备3获得主机总线81的使用权，执行DMA。 [0081] 另外，调停处理部42针对所输入的DMA请求A～C，进行与预先设定的调停条件对应的调停。作为调停条件，例如可以举出在发行了DMA请求的设备间的优先顺序、先到顺序（以早为先）、概率方差等条件。 [0082] 此外，调停处理部42在被输入DMA请求A～C后，经由总线桥7对管理部8（作为上位总线的主机总线81侧的总线仲裁器82）发行DMA请求D。调停处理部42在从管理部8接收到对DMA请求D的DMA许可信号E后，执行所输入的DMA请求A～C的调停处理。 [0083] 主机总线81是在CPU2、未图示的其他设备、存储控制器9以及总线桥7之间进行数据等的传输的总线，CPU内核21经由主机总线81进行对CM22或存储控制器9的存取。此外，主机总线81对通过DMA在PCI设备3和主存储器10（存储控制器9）之间收发的地址信息和数据进行传输。 [0084] 总线仲裁器82对CPU2和未图示的其他设备向主机总线81的存取进行调停。此外，总线仲裁器82在被从总线仲裁器4输入DMA请求D后，根据主机总线81的使用状态，发送DMA许可信号E。 [0085] 具体而言，管理部8（总线仲裁器82）在从总线仲裁器4被输入DMA请求D后，根据主机总线81的使用状态，判断是否使DMA发行源使用主机总线81，即判断是否许可对主存储器10的存取。然后，管理部8在针对DMA请求D许可使用主机总线81的对主存储器10的存取的情况下，发送（有效化；断言）DMA许可信号E。另外，作为管理部8提供主机总线81的使用许可的情况，例如可以举出主机总线81未被CPU2或其他设备使用的情况等。 [0086] 通过DMA许可信号E而被管理部8许可了对主存储器10的存取的总线仲裁器4，对与调停结果对应的PCI设备3发行DMA许可（输出信号），接收到输出信号的PCI设备3根据所发行的输出信号，执行对主存储器10的存储器存取。 [0087] 通过上述的动作，管理部8针对与总线仲裁器4的调停结果对应的作为DMA请求的发行源的PCI设备3，使其执行对主存储器10的DMA（存储器存取）。 [0088] 另外，通过管理部8和总线仲裁器4而被提供了主机总线81的使用许可的PCI设备3，在通过主机总线81的使用来进行写入存取的情况下，将应该写入的数据发送到系统总线 6。另一方面，在通过主机总线81的使用来进行读出存取的情况下，PCI设备3等待所读出的数据被从主存储器10发送到系统总线6上，对该数据进行接收。 [0089] 系统总线6是传输从PCI设备3发行的DMA请求A～C所涉及的存取目的地的地址和被读写数据等的总线，例如是PCI总线。 [0090] 总线桥7是在系统总线6（和总线仲裁器4）、主机总线81（和总线仲裁器82）之间彼此交换总线周期的设备。 [0091] 此外，总线桥7检测通过基于OS的电源控制而切断了CPU2的电源的情况。 [0092] 具体而言，总线桥7构成为，从管理CPU2的电源的未图示的电源电路中取得（或被通知）CPU2中的至少CM22的电源状态。即，在通过基于OS的CPU2的电力控制而切断了提供到CPU2的电力、至少一个CM22成为电源切断的情况下，总线桥7能够从电源电路中取得（或被通知）至少一个CM22是电源切断的状态的信息。 [0093] TA（时机调整部）5-1～5-3（以下的说明中，在不区分TA5-1～5-3的情况下仅由标号5进行示出）在预先设定的保留时间的期间内，保留由PCI设备3发行的DMA请求A～C的处理。 [0095] 另外，本实施方式中的信息处理装置1具有多个具备一个计时器的TA5，但不限于此，也可以具有1个具备多个计时器5-1a～5-3a的TA5。另外，在图2中，用一个模块示出TA5。 [0096] 这里，DMA请求所涉及的处理是指，在图1和图2所示的例中，从PCI设备3向总线仲裁器4发行DMA请求A～C。即，在图1和图2所示的例中，TA5在预先设定的保留时间的期间内，保留从分别对应的PCI设备3发行的DMA请求A～C。 [0097] 〔1-2〕TA的说明 [0098] 如上所述，CPU2在发生PCI设备3的DMA动作时，进行CM22的总线窥探处理。换言之，如果在CPU2的电源被切断的期间内进行PCI设备的DMA动作，则不需要CM22的总线窥探处理。一次停止后的CPU2（和CM22）仅响应于主机总线81的使用请求即可，不需要进行总线窥探动作，因为CM22的存储区域由于电力切断应该已经为空。 [0099] 这里，PCI设备3优选与CPU2成为电源切断的时机对应地发行DMA请求A～C，但是，发行DMA请求A～C的时机根据各外围设备和CPU2被不规则地决定，因此难以通过PCI设备3进行控制。 [0100] 因此，本实施方式中的信息处理装置1在总线仲裁器4的前级具有用于等待CPU2成为电源切断的时机的TA5，在TA5中调节从PCI设备3发行的DMA请求A～C的发行时机。而且，通过TA5尽量使DMA请求A～C延迟，由此能够提高所延迟的DMA请求A～C向总线仲裁器4的输入适逢CPU2的电源切断的时机的概率。 [0101] 由此，本实施方式中的信息处理装置1在成为CPU2的电源切断的时机之前，通过TA5使DMA请求进行等待，由此，能够抑制CPU2的总线窥探动作，能够消减信息处理装置1整体的消耗电力。 [0102] 这里，存在有在TA5中将DMA请求A～C保留多久的时间的问题。可以保留所发行的DMA请求A～C的最大保留时间（延迟极限时间）根据外围设备（PCI设备3）和CPU2的不同而不同。但是，外围设备应该被设计为，在基于OS的CPU2的电力控制中，至少等待CPU2从电源切断的状态到被提供电源为止的状态转变所需要的时间也不会出现问题。 [0103] 因此，优选的是，根据在作为对应的DMA请求的发行源的PCI设备3中允许延迟的延迟极限时间（最大保留时间），来决定TA5中所设定的保留时间。 [0104] 这样，作为能够使外围设备的DMA请求延迟的要因之一，使PCI总线标准化。在PCI总线中，为了提高使用效率，推荐对某一程度的区域总括地进行存取的突发存取。为了进行突发存取，要求在各设备中具有与在突发存取中传送的数据量对应的容量的缓冲区。而且，设备的缓冲区大容量化的结果是，能够经受较长等待时间的设备得到普及。虽然根据设备而存在差异，但是认为允许DMA请求的延迟的延迟极限时间有至少100μs左右的余量。 [0105] 在本实施方式中，预先在各PCI设备3中登记最大保留时间，在TA5-1～5-3中设定对应的PCI设备3的最大保留时间。 [0106] 此外，信息处理装置1也可以构成为，每隔一定时间对CPU2发生中断（IRQ）。在发生中断的信息处理装置1中，在系统为空闲状态的情况下，在刚执行了中断处理后马上切断电源。由于由OS管理CPU2的工作时机，因此OS能够知道到执行下一中断处理为止的时间。因此，TA5中所设定的保留时间可以设定为，从由PCI设备3发行DMA请求起，到下一中断处理、即进行CPU2的电源切断为止的时间。 [0107] 另外，根据在信息处理装置1的系统中所要求的性能，也可以将各TA5中设定的保留时间设为固定（一定）。 [0108] 此外，也可以是，针对各PCI设备3设置对DMA请求涉及的处理被保留了多久的时间和是否发生了保留的结果错误等进行监视的机构，根据监视结果，按照经验来决定TA5中所设定的保留时间。另外，在发生了保留DMA请求涉及的处理的结果错误的情况下，希望进行错误恢复，但是，关于错误处理和恢复处理，可以通过已知的各种方法进行，省略其详细说明。 [0109] 如上所述，本实施方式中的TA5在被输入了DMA请求A～C时，如果CPU2（CM22）是通电状态，则保留该DMA请求涉及的处理，另一方面，在保留时间期满之前，CPU2中的至少一个CM22的电源成为断开的情况下，解除DMA请求涉及的处理的保留。 [0110] 此外，TA5在保留时间期满的情况下，即在保留DMA请求的时间超过了最大保留时间的情况下，也解除DMA请求涉及的处理的保留。 [0111] 另外，TA5在解除了所保留的来自PCI设备3的DMA请求的保留后，将该DMA请求输入到总线仲裁器4。 [0112] 另外，TA5通过从上述的总线桥7取得（或被通知）CPU2（CM22）成为电源切断的状态，来对其进行检测。 [0113] 此外，当发行了DMA请求A～C时，CPU2（CM22）已经是电源切断的状态的情况下，即在至少一个CM22的电源是断开的期间内，TA5抑制DMA请求涉及的处理的保留，将该DMA请求输入到总线仲裁器4。即，信息处理装置1针对DMA请求进行即时响应。 [0114] 此外，在TA5中保留了多个DMA请求涉及的处理的状态下，CM22的电源成为断开的情况下，TA5也可以构成为，从保留时间未期满的DMA请求中的、剩余保留时间少的DMA请求开始依次解除DMA请求涉及的处理的保留。此外，优选的是，在TA5中所保留的DMA请求的保留时间已经期满的情况下，TA5从保留时间期满的DMA请求开始依次解除DMA请求涉及的处理的保留。由此，能够防止TA5中所保留的DMA请求涉及的处理的过大的延迟，能够抑制在DMA请求的发行源无法继续处理等对PCI设备3的影响。 [0115] 接着，参照图3来说明TA5的保留时间的设定处理。 [0116] 图3是说明TA5的保留时间的设定处理的一例的图。 [0117] 各PCI设备3中设定有以PCI规格来管理的厂商ID（VID；Vendor ID）、以及各厂商所管理的设备ID（DID；Device ID）。例如，如图3所示，在作为PCI设备3-1和3-2的UHCI中设定了“VID=8086,DID=1C26”，另一方面，在作为PCI设备3-3的AHCI中设定了“VID=8086,DID=1C03”。 [0118] 在本实施方式中，由OS等使用这些VID和DID进行PCI设备3的识别，由此避免不同种设备间的重复，对同种的每个设备进行特性的管理。 [0119] 图3所示的保留时间数据库（DB）11例如被设定在与PCI设备3连接的HDD或未图示的存储器等的存储区域中，保留时间数据库（DB）11具有保留时间表12。 [0120] 保留时间表12是将每个VID和DID的组与最大保留时间关联起来的表。图3中例示的保留时间表12中，在“VID=8086,DID=1C26”的设备（UHCI）中设定了延迟极限时间（最大保留时间）“1ms”，在“VID=8086,DID=1C03”的设备（AHCI）中设定了延迟极限时间“500μs”。这些延迟极限时间是按照每个设备被要求的，通过OS预先从PCI设备3读取并收集。 [0121] 在信息处理装置1起动时、或连接了PCI设备3时（变更了外围设备的连接结构时）等，OS根据各设备的VID和DID，从保留时间表12中取得的信息处理装置1中所安装的各设备的特性（最大保留时间）。此外，OS将从保留时间表12中取得的各设备的最大保留时间设定在与各设备对应的寄存器44-1～44-3（在以下的说明中，在不区分寄存器44-1～44-3的情况下仅由标号44进行示出）中。 [0122] 总线仲裁器4的各寄存器44保存所设定的最大保留时间（保留时间）。然后，TA5-1～5-3从对应的寄存器44-1～44-3中取得保留时间，根据取得的保留时间，进行DMA请求涉及的处理的保留。 [0123] 这样，总线仲裁器4具有的寄存器44根据PCI总线规格来设定用于调整DMA请求的发行时机的保留时间，并对其进行保存，由此，决定TA5中所设定的保留时间。另外，由于PCI的总线调停是中央集中管理方式，因此在本实施方式中，采用DMA请求发行的时机调整也在作为中央资源的总线仲裁器4中被集中管理的方式。由此，OS仅通过将每个PCI设备3的保留时间写入总线仲裁器4的各寄存器44就能够容易地进行设定。此外，如上所述，TA5-1～5-3能够使用所设定的保留时间来单独地控制计时器5-1a～5-3a，能够灵活地管理DMA请求涉及的处理的保留时间。 [0124] 另外，TA5中所设定的保留时间不限于上述的方法，也可以通过其他方法进行设定。 [0125] 〔1-3〕动作例 [0126] 接着，说明如上所述构成的本实施方式的信息处理装置1中的、发生了DMA请求A～C时的处理的一例。 [0127] 首先，参照图4来说明所发行的DMA请求A～C的处理的TA5进行的保留步骤。 [0128] 图4是说明本实施方式的信息处理装置1中、从产生DMA请求A～C起到将DMA请求D发送到管理部8为止的处理的一例的流程图。 [0129] 另外，以下，设为通过OS预先从保留时间表12取得每个PCI设备3的最大保留时间并将其设定在总线仲裁器4的寄存器44中来进行说明。 [0130] 在信息处理装置1中，当从PCI设备3发行DMA请求A～C并将其输入到TA5时（步骤S11的“是”路径），通过TA5判断是否至少1个CM22的电源是断开（步骤S12）。 [0131] 在判断为至少1个CM22的电源是断开的情况下（步骤S12的“是”路径），通过TA5将所输入的DMA请求A～C输出到总线仲裁器4，通过总线仲裁器4进行该DMA请求的调停（步骤S17）。 [0132] 另一方面，在步骤S12中判断为CM22的电源是接通的情况下（步骤S12的“否”路径），通过TA5初始化与DMA请求的发行源3对应的计时器5-1a～5-3a，保留所输入的DMA请求A～C向总线仲裁器4的输出（步骤S13）。 [0133] 在执行了步骤S13的处理后，通过TA5判断CM22的电源是否转变为断开（步骤S14）。在判断为CM22的电源转变为了断开的情况下（步骤S14的“是”路径），通过TA5解除DMA请求A～C的处理的保留（步骤S16），转移到步骤S17的处理，执行DMA请求A～C的处理。 [0134] 另一方面，在步骤S14中判断为任意一个CM22的电源均为接通的状态的情况下（步骤S14的“否”路径），通过TA5根据计时器5-1a～5-3a的值来判断保留时间是否已期满（步骤S15）。 [0135] 在判断为保留时间未期满的情况下（步骤S15的“否”路径），转移到步骤S14的处理。另一方面，在判断为保留时间已期满的情况下（步骤S15的“是”路径），转移到步骤S16的处理。 [0136] 接着，参照图5来说明从产生DMA请求A～C起到执行DMA为止的动作。 [0137] 图5是说明本实施方式的信息处理装置1中的、从产生DMA请求A～C起到由PCI设备3执行DMA为止的动作的时序图。 [0138] 另外，在图5中，将PCI设备3-1标记为设备A、PCI设备3-2标记为设备B。 [0139] 首先，在时机T1从PCI设备3-1向TA5-1发行DMA请求A。由于CM22的电源在时机T1为接通，因此，在TA5-1中通过计时器5-1a在寄存器44-1中所设定的保留时间（最大保留时间）的期间内保留DMA请求A的处理。 [0140] 当在时机T2，CM22的电源转变为断开时，在TA5-1中解除基于计时器5-1a的DMA请求涉及的处理的保留，在时机T3，将延迟后的DMA请求（以下，称作延迟DMA请求）A输出到总线仲裁器4。 [0141] 被输入了延迟DMA请求A的总线仲裁器4，在时机T4通过调停处理部42经由总线桥7将DMA请求D发行到管理部8。 [0142] 此外，在时机T5，从PCI设备3-2向TA5-2发行DMA请求B。由于CM22的电源在时机T5为断开，因此，在TA5-2中不进行基于计时器5-2a的DMA请求B的处理的保留，在时机T6将该DMA请求B输出到总线仲裁器4。 [0143] 在被输入了DMA请求D的管理部8中，通过总线仲裁器82确认主机总线81未被使用，在时机T7，对DMA许可信号E进行断言。 [0144] 在总线仲裁器4中，在对DMA许可信号E进行断言后，通过调停处理部42对所输入的DMA请求A和B进行调停。在图5所示的例中，总线仲裁器4选择（受理）DMA请求A，在时机T8，将输出信号（DMA许可；图5中标记为“Grant”）A’输出到PCI设备3-1。 [0145] 接着，通过被输入了作为仲裁的胜者的输出信号A′的PCI设备3-1来执行基于DMA的存储器存取，在DMA完成后，撤销DMA请求A（时机T9）。在撤销了DMA请求A后，在总线仲裁器4中，通过调停处理部42在时机T10停止输出信号A′的发行，并且选择（受理）待机中的DMA请求B，在时机T11，将输出信号B′输出到PCI设备3-2。 [0146] 然后，通过被输入了输出信号B′的PCI设备3-2执行DMA，在DMA完成后，撤销DMA请求B（时机T12）。在撤销了DMA请求B后，在总线仲裁器4中，通过调停处理部42在时机T13停止输出信号B′的发行。 [0147] 此外，由于所输入的DMA请求全部被撤销，因此，在总线仲裁器4中，在时机T14停止DMA请求D的发行，在管理部8中，在时机T15停止DMA许可信号E的发行。 [0148] 另外，在DMA请求A～C中的至少一个被输入到总线仲裁器4的期间内，从总线仲裁器4发行DMA请求D。此外，在DMA请求D被输入到管理部8、且主机总线81为了DMA而为能够开发的期间内，对DMA许可信号E进行断言。 [0149] 这样，根据本实施方式的信息处理装置1，在TA5保留DMA请求涉及的处理，当至少一个CM22成为了电源切断的状态时，对DMA请求的发行源提供DMA的许可，由此，不进行CPU2的总线窥探动作而执行DMA。例如，在图14所示的信息处理装置100中，在如图5所示的时机产生了DMA请求A和B的情况下，由于DMA请求A是在CPU2（CM22）的电源为接通时发行的，因此，至少DMA请求A的DMA产生CPU2的总线窥探动作。 [0150] 因此，根据本实施方式的信息处理装置1，能够抑制进行DMA时的总线窥探动作的消耗电力。此外，由于在CPU2（CM22）的电源断开时执行DMA，因此为了执行DMA将CM22的电源从断开转变为接通即可，能够抑制用于CM22的起动的消耗电力。 [0151] 另外，能够由信息处理装置1削减的消耗电力根据系统的工作状态和各种设备的要求规格而有所不同。例如将系统构成为使得OS的中断（IRQ）所涉及的间隔计时器的周期与PCI设备3的DMA请求A～C的发行的周期一致，则由于在CPU2（CM22）为电源切断的状态时发行DMA请求，因此能够抑制用于CM22的起动和总线窥探的的消耗电力。例如在CM22的消耗电力占CPU2整体消耗电力的40％的情况下，能够消减空闲状态的CPU2的消耗电力的40％。此外，在间隔计时器的周期和DMA请求A～C的发行的周期一致的情况下，还能够抑制DMA请求的保留时间，可以不增大DMA的处理时间。 [0152] 此外，本实施方式的TA5在保留时间期满的情况下解除DMA请求涉及的处理的保留，因此，在保留时间的期间内CM22的电源没有成为断开的情况下，信息处理装置1也能够可靠地执行DMA请求涉及的处理。 [0153] 此外，TA5在至少一个CM22的电源为断开的期间内，抑制由PCI设备3发行的DMA请求涉及的处理的保留，因此，在当发生了DMA请求时CM22的电源是断开的情况下，能够将DMA的处理时间抑制为与图14所示的信息处理装置100的情况相同的程度。 [0154] 此外，按照多个PCI设备3的每个PCI设备3来设定TA5中所设定的保留时间，各保留时间分别为按照对应的每个PCI设备3而决定的最大保留时间。由此，能够在TA5中设定与每个PCI设备3的规格对应的适当的保留时间，能够防止在TA5中保留的DMA请求涉及的处理的过大延迟，因此，能够抑制由于DMA请求的保留而对发行源的影响。 [0155] 〔1-4〕第1变形例 [0156] 在上述的信息处理装置1中，具有与作为总线主控器的PCI设备3的数量对应的数量的TA5的计时器5-1a～5-3a，但不限于此，也可以针对PCI设备3具有一个计时器。 [0157] 图6是示出作为本实施方式的第1变形例的信息处理装置1的结构的图，图7是说明第1变形例的TA5的保留时间的设定处理的图，图8是说明第1变形例的TA5的保留处理的图。 [0158] 另外，在图6和图7所示的信息处理装置1中，与已经说明的标号相同的标号示出与图1和图3所示的信息处理装置1相同的部分或大致相同的部分，因此省略重复的说明。 [0159] 如图6和图7所示，第1变形例的信息处理装置1具有一个TA5-4，TA5-4具有在PCI设备3-1～3-3中共用的计时器5-4a。此外，总线仲裁器4具有与TA5-4的计时器5-4a对应的一个寄存器44-4。 [0160] 第1变形例的TA5-4针对多个PCI设备3设定一个保留时间。 [0161] TA5-4构成为，当进行一个DMA请求涉及的处理的保留时，进行其他的DMA请求涉及的处理的保留的情况下，使用一个DMA请求的剩余保留时间，来保留其他的DMA请求涉及的处理。 [0162] 此外，在第1变形例中，优选的是，在TA5-4的保留时间（寄存器44-4）中设定按照每个PCI设备3决定的各个最大保留时间中的最小的时间。例如，如图7所示，通过OS在寄存器44-4中设定PCI设备3-1～3-3中的PCI设备3-3中所设定的“500μs”。 [0163] 接着，使用图8来说明TA5-4的保留处理。 [0164] 另外，在图8所示的例中，DMA请求A～C的时机t1～t3表示各DMA请求被输入到TA5-4的时机，示出各DMA请求A～C到最大保留时间为止分别被发行的状态。即，在图8中，根据保留时间表12的设定值，DMA请求A和B分别在从时机t1和t2起“1ms”的期间被发行，DMA请求C在从时机t3起“500μs”的期间被发行。此外，在图8所示的例中，CM22的电源是接通的状态。 [0165] TA5-4在分别从PCI设备3-1～3-3（设备A～C）被输入了DMA请求A～C时，从最初到来的DMA请求A被输入时（时机t1）起，开始计时器5-4a的保留时间的计数。在进行保留时间的计数的期间内，虽然在TA5-4中被输入DMA请求B和C，但是，TA5-4针对这些DMA请求B和C，也使用计数中的计时器5-4a的剩余保留时间进行保留。 [0166] 然后，在成为时机t4之前CM22的电源未转变为断开的情况下，即计时器5-4a的保留时间已期满的情况下，TA5-4解除DMA请求A～C的处理的保留，将其输出到总线仲裁器4。 [0167] 这样，根据第1变形例的信息处理装置1，除了能够得到与上述一个实施方式的信息处理装置1同样的效果以外，由于仅具有1个TA5（计时器5-4a）即可，因此能够简化电路结构，能够抑制制造成本等。 [0168] 此外，通过TA5-4使用最初到来的DMA请求的剩余保留时间来保留后发的DMA请求涉及的处理，并且TA5-4中所设定的保留时间是按照每个PCI设备3决定的各个最大保留时间中的最小的时间。因此，即使向TA5-4输入多个DMA请求，也能够防止在TA5中保留的DMA请求涉及的处理的过大延迟，能够抑制由于DMA请求的保留而对发行源的影响。 [0169] 〔1-5〕第2变形例 [0170] 上述的一个实施方式和第1变形例的信息处理装置1在PCI设备3和总线仲裁器4之间具有TA5，但不限于此，也可以在总线仲裁器4和总线桥7之间具有TA5。 [0171] 图9是示出作为本实施方式的第2变形例的信息处理装置1的结构的图，图10是说明第2变形例的TA5的保留时间的设定处理的图，图11是说明第2变形例的信息处理装置1中的、从产生DMA请求起到将DMA请求D发送到管理部8为止的处理的流程图。 [0172] 另外，在图9和图10所示的信息处理装置1中，与已经说明的标号相同的标号示出与图1和图3所示的信息处理装置1相同的部分或大致相同的部分，因此省略重复的说明。 [0173] 如图9和图10所示，第2变形例的信息处理装置1具有一个TA5-5，TA5-5具有与总线仲裁器4对应的一个计时器5-5a。 [0174] 第2变形例的TA5-5保留从总线仲裁器4输出的DMA请求D的发行。即，TA5-5将总线仲裁器4的DMA请求D的向管理部8的发行处理作为DMA请求涉及的处理，在规定的保留时间的期间内进行保留。 [0175] 此外，总线仲裁器4具有与TA5-5对应的一个寄存器44-5。 [0176] 在第2变形例中，TA5-5与第1变形例同样，针对多个PCI设备3设定一个保留时间。 [0177] 此外，在第2变形例中，也与第1变形例同样，优选在TA5-5的保留时间（寄存器44-5）中设定按照每个PCI设备3决定的各个最大保留时间中的最小的时间。 [0178] 接着，参照图11来说明如上所述构成的第2变形例的信息处理装置1中的产生了DMA请求时的处理。 [0179] 另外，在图11所示的处理中，与已经说明的标号相同的标号示出与图4所示的处理相同的部分或大致相同的部分，因此省略重复的说明。 [0180] 在信息处理装置1中，当从PCI设备3发行DMA请求，并输入到总线仲裁器4时（步骤S11的“是”路径），通过总线仲裁器4进行该DMA请求的调停（步骤S17）。 [0181] 然后，在通过总线仲裁器4将DMA请求D输出到TA5-5后，通过TA5-5执行步骤S12～S16的处理。 [0182] 在步骤S16的处理或步骤S12中进行“是”路径的判断时，通过TA5-5将DMA请求D经由总线桥7输出到管理部8（步骤S18）。 [0183] 这样，根据第2变形例的信息处理装置1，能够得到与上述一个实施方式和第1变形例的信息处理装置1同样的效果。 [0184] 此外，由于通过TA5-5保留从总线仲裁器4向管理部8的DMA请求D的发行，因此仅输入一个DMA请求D即可，如第1变形例的TA5-4那样，可以不输入多个DMA请求A～C。因此，TA5-5能够采用比第1变形例的TA5-4更简单的结构，能够抑制制造成本等。 [0185] 〔2〕其他 [0186] 以上，详细说明了本发明优选实施方式，但是，本发明不限于特定的实施方式和变形例，能够在不脱离本发明的主旨的范围内进行各种变形、变更并实施。 [0187] 例如，在TA5中进行多个DMA请求A～C的处理的保留的情况下，即多个DMA请求重叠的情况下，TA5也可以进行减少保留时间、即从剩余保留时间减去规定的时间、或者将剩余保留时间变更为规定的时间等的处理。由此，能够防止在TA5中保留的DMA请求涉及的处理的过大的延迟。 [0188] 此外，也可以是，总线仲裁器4考虑各PCI设备3等待的时间（最大保留时间），在输入了多个DMA请求的情况下，以优先针对从最大保留时间短的PCI设备3发行的DMA请求的许可的方式，执行调停处理。 [0189] 此外，也可以是，信息处理装置1组合上述的实施方式或第1变形例中的与PCI设备3对应地具有的TA5-1～5-4、和第2变形例中的仅在总线桥7的下位具有的TA5-5。此外，总线仲裁器4也可以具有TA5。 [0190] 此外，在上述的实施方式和各变形例中，说明了CPU2（CM22）是一个的情况，但不限于此，也可以具有多个CM22。例如在搭载了多个CPU或多核CPU的系统的情况下，存在每个CPU内核具有CM、具有在多个CPU内核共享的CM的情况。该情况下，TA5能够根据是否至少一个CM的电源成为断开来决定是否保留DMA请求涉及的处理。这样，在具有多个CM的系统中，如果在至少一个CM的电源是断开的状态下执行DMA，则与全部CM的电源是接通的情况相比，也能够降低系统的消耗电力。 [0191] 另外，在例如图12所示的、在芯片内集成了总线和控制器等的系统中，也能够应用上述的信息处理装置1的结构。 [0192] 图12是示出对本实施方式的信息处理装置1的系统的应用例的图，图13是示出信息处理装置1′的硬件结构例的图。 [0193] 另外，在图12所示的信息处理装置1′中，与已经说明的标号相同的标号示出与图1所示的信息处理装置1相同的部分或大致相同的部分，因此省略重复的说明。 [0194] 信息处理装置1′具有CPU芯片20，CPU芯片20被修正为包含CPU内核21、CM22、TA5-1、总线仲裁器4的一部、系统总线6的一部、总线桥7、管理部8、以及存储控制器9。此外，信息处理装置1′具有集成了作为内置外围设备的PCI设备3-2、TA5-2和5-3、总线仲裁器4的一部分、以及系统总线6的一部分而成的PCH（Platform Controller Hub；以下称作PCH芯片）60。 [0195] CPU芯片20和PCH芯片60分别具有接口部30-1和30-2。接口部30-1和30-2例如是PCI-Express的端口，作为外围设备（扩展设备）的PCI设备3-1和3-3经由该端口与CPU芯片20和PCH芯片60连接。另外，PCI-Express是以高速的串行总线代行PCI的动作的接口。此外，如图13中例示的那样，在散热器23和风扇24下方具有CPU芯片20，在散热器61（和风扇）下方具有PCH芯片60。 [0196] 另外，在信息处理装置1′中，从逻辑上讲，如实线所示，通过假想的系统总线6连接各设备，由全部设备共享主存储器10。这里，该系统总线6从逻辑上讲作为PCI总线进行动作。此外，在信息处理装置1′中产生的DMA请求依照PCI总线规格进行处理。 [0197] 这样，当前大多数情况下，PCI总线被集成在CPU芯片20和芯片组60的内部，PCI总线与芯片外部之间的连接通过PCI-Express来实现。CPU芯片20和PCH芯片60之间的信号也是使用高速串行信号来传输。这样的物理结构根据集成电路的芯片大小和端子数等现实的因素而成为主流。 [0198] 本申请不限于如上述的信息处理装置1和信息处理装置1′那样的物理结构。因此，根据信息处理装置1′也能够具有上述的实施方式和各变形例中的功能，能够得到上述那样的效果。 [0199] 标号说明 [0200] 1、1′、100：计算机系统（多主系统、信息处理装置） [0201] 2：CPU（处理部） [0202] 20：CPU芯片 [0203] 21、210：CPU内核 [0204] 22、220：CM（高速缓冲存储器） [0205] 23、61：散热器 [0206] 24：风扇 [0207] 3、3-1～3-3：PCI设备（存取部） [0208] 30-1、30-2：接口部 [0209] 4：总线仲裁器（调停部） [0210] 41、43、410、430：同步化处理部 [0211] 42、420：调停处理部 [0212] 44、44-1～44-5：寄存器 [0213] 5、5-1～5-5：TA（时机调整部） [0214] 5-1a～5-5a：计时器 [0215] 6、600：系统总线 [0216] 60：PCH芯片 [0217] 7、700：总线桥 [0218] 8：管理部 [0219] 81、810：主机总线 [0220] 82、400、820：总线仲裁器 [0221] 9、900：存储控制器 [0222] 10：主存储器（主存储装置、存储器） [0223] 11：保留时间DB [0224] 12：保留时间表 [0225] 300、300-1～300-3：PCI设备 [0226] 1000：主存储器 |
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