目前的宽带接入到户技术，主要有XDSL技术、以太网技术和FTTH技 术，分别使用电话线、网线和光纤传输介质到户。在新的长距离以太网技术 出现以后，以太网技术也可以使用电话线接入到户，这大大减少了以太网在 实际应用中的障碍。但以太网设备和XDSL设备相比，还有一个比较明显 的劣势是支持的端口数目较少，目前一台以太网设备(或者是一个机架设备 的单板)一般支持24个端口，或者最多是48口，而XDSL设备的则可以 做到72个端口。
在现实应用当中，高层楼宇很多，比如一个18层的楼宇大概有128户， 而这种时候，显然一台接入设备支持的端口数目越多越好。因此，以太网设 备(如以太网交换机等)需要提供更多数目的物理端口，才可以进一步提高 在宽带接入应用中的核心竞争力。
目前，以太网设备中物理层(PHY)芯片和媒体访问控制层(MAC) 芯片之间采用的是媒体独立接口(MII，Medium Independent Interface)。以 太网媒体接口有：MII RMII SMII GMII，所有的这些接口都从MII而来。 MII是指不用考虑媒体是铜轴、光纤、电缆等，因为这些媒体处理的相关工 作都由PHY或者MAC芯片完成。MII支持10兆和100兆的操作，一 个MII接口由14根信号线组成，它的支持还是比较灵活的，但是有一个缺 点是一个MII接口用的信号线太多。
RMII是简化的MII接口，在数据的收发上它比MII接口少了一倍的 信号线，所以它一般要求是50兆的总线时钟。RMII一般用在多端口的交 换机，它不是每个端口安排收、发两个时钟，而是所有的数据端口公用一个 时钟用于所有端口的收发，这里就节省了不少的端口数据线数目。RMII的 一个端口要求7根信号线，比MII少了一倍，所以交换机能够接入多一倍 数据的端口。和MII一样，RMII支持10兆和100兆的总线接口速度。
SMII有比RMII更少的信号线数目，S表示串行的意思。因为它只用 一根信号线传送发送数据，一根信号线传输接收数据，所以在时钟上为了满 足100M的需求，它的时钟频率很高，达到了125M，为什么用125M，是 因为数据线里面会传送一些控制信息。SMII一个端口仅用4根信号线完成 100M信号的传输，比起RMII差不多又少了一倍的信号线。SMII在工业 界的支持力度是很高的。同理，所有端口的数据收发都公用同一个外部的 125M时钟。
由上可见，以太网的PHY芯片和MAC层芯片之间的接口都是一对一 的，即每个物理层接口使用独立的MII接口与对应的MAC层端口进行一 对一通信，端口之间互相独立，不共享数据线。
图1是现有技术中以太网设备中的PHY芯片和MAC芯片的连接示意 图。如图1所示，在现有技术中，MAC芯片支持的端口数目比较多，一般 为24个，而PHY芯片支持的端口数目相对较少，一般为8个，因此，一个 MAC芯片可以接多个PHY芯片，PHY芯片和MAC芯片之间的接口连接是 一对一的。
图1所示的这种方法大大简化了以太网PHY芯片的设计和成本，由于 MAC和PHY之间的端口一对一，并且输入和输出的速率相同，所以PHY芯 片中只需要很少的缓冲存储，并且PHY芯片支持的端口数目不多，所需要 的管脚数目较少，因此可以大大简化PHY的设计和成本。但这种方法的缺 陷是导致MAC层芯片无法支持大的端口数目。
以太网在企业网应用中，速度是重要因素，一般都是100Mbps的速度， 而在宽带接入到户的应用中，速度不是关键因素，因为每户的接入带宽现在 是2/4Mbps的水平，将来可能会发展到33Mbps的水平。在宽带应用中， 接口密度是一个比较关键的因素。
由于现有技术中，MAC层芯片支持的端口数目比较多(比如24个)， 而PHY芯片支持的端口数目比较少(比如8个)，而每个端口需要各自独 立的数据接口，所以MAC层芯片需要支持的管脚数目比较多，难以支持到 比较大的数目，比如64个，或者是72个，在这种情况下，即使采用SMII接 口，也是需要4*64＝256个管脚。需要的管脚数目太多，这是以太网交换机 的MAC芯片无法在最优性价比下做到单芯片支持大端口数目的主要原因。

本发明提供了一种数据通信方法，该方法使得以太网设备中的单个 MAC芯片能够支持更多的端口数目，提高了以太网设备在宽带接入应用中 的竞争力。
本发明还提供了一种以太网设备，该以太网设备中的单个MAC芯片能 够支持更多的端口数目，提高了该以太网设备在宽带接入应用中的竞争力。
为达到上述目的，本发明的技术方案具体是这样实现的：
本发明公开了一种据通信方法，媒体访问控制层MAC芯片和一个以上 的物理层PHY芯片采用多址总线接口，该方法包括：
将所述一个以上的PHY芯片的总线接口通过多址总线统一挂接到所述 MAC芯片的总线接口，实现所述MAC芯片与所述一个以上的PHY芯片间 的通信，其中，利用地址总线上的不同地址区分不同PHY芯片上的不同PHY 端口。
本发明还公开了一种以太网设备，该设备包括：MAC芯片和通过总线 与所述MAC芯片连接的一个以上的PHY芯片；其中，利用地址总线上的 不同地址区分不同PHY芯片上的不同PHY端口。
由上述技术方案可见，本发明这种MAC芯片通过总线与多个PHY芯片 进行通信，其中，利用地址总线上的不同地址区分不同PHY芯片上的不同 PHY端口的技术方案，使得MAC芯片在管脚数量一定(即等于总线中信号 线的个数)的情况下，能够支持更多的端口数目，与更多的PHY芯片连接， 从而增加了一个以太网设备所能接入的用户数量，提高了以太网设备在宽带 接入应用中的竞争力。
附图说明
图1是现有技术中以太网设备中的PHY芯片和MAC芯片的连接示意 图；
图2是本发明实施例以太网设备中的PHY芯片和MAC芯片之间的通 信示意图；
图3是本发明实施例一种以太网设备的组成接口框图。

本发明的核心思想是：将现有的以太网PHY芯片和MAC芯片之间的一 对一的接口设计，改为多址总线的接口设计，将一个以上的PHY芯片的总线 接口通过多址总线统一挂接到MAC芯片的总线接口，实现所述MAC芯片与 所述一个以上的PHY芯片间的通信，进而使得以太网设备(如以太网交换机 等)的单MAC芯片支持更多的端口数目。
为使本发明的目的、技术方案及优点更加清楚明白，以下对本发明进一 步详细说明。
图2是本发明实施例以太网设备中的PHY芯片和MAC芯片之间的通 信示意图。参见图2，本发明的技术方案包括以下几点关键技术：
(1)PHY芯片和MAC芯片之间采用多址总线接口，并利用地址总线 区分PHY芯片上的不同PHY端口
这里多址总线具体可以为Utopia level 2总线或POS-PHY总线等。
在本发明的一个实施例中MAC芯片通过Utopia level 2总线连接多个 PHY芯片。
Utopia level 2接口协议规范了一组芯片到芯片、基于包的通道化接口 总线，是一个16位数据总线、50MHz的接口、支持累计带宽小于800Mb/s 的多条链路；该接口支持5位地址总线，可以支持32个端口地址，也可以 通过将数据总线复用为地址总线的方式扩展到支持144个端口地址。
Utopia level 2的数据端口分为数据接收端口和发送端口。两个端口各有 5位地址线(RxAddr和TxAddr)和16位数据线(RxData和TxData)。接 收端口有接收数据允许信号(RxEnb)、接收信元开始信号(RxSoc)和接 收时钟信号(RxCLK)。发送端口有发送数据允许信号(TxEnb)、发送信 元开始信号(TxSoc)和发送时钟信号(TxCLK)，再加上其它控制管脚， 总共是72个管脚。
在Utopia level 2总线中，数据线有16位，地址线有5位，总线分为收 和发两个方向。因此在本发明的一个实施例中，每个PHY芯片的接收方向 地址总线和数据总线都连接到MAC芯片的发送方向地址总线和数据总线 上，同理每个PHY芯片的发送方向地址总线和数据总线都连接到MAC芯 片的接收方向地址总线和数据总线上。地址总线会决定哪个PHY芯片的哪 个PHY端口进行收发数据的操作，所有PHY芯片的PHY端口的操作都是 采用分时占用数据总线的方式进行。
例如，当MAC芯片向PHY芯片发送数据时：MAC芯片在地址总线上 写入目的PHY端口的地址，在数据总线上写入要发送给目的PHY端口的数 据；每个PHY芯片判断地址总线上的地址是否为自身PHY端口的地址，是 则从地址总线上的地址所对应的PHY端口接收数据总线上的数据。
当PHY芯片向MAC芯片发送数据时：每个PHY芯片的每个PHY端口 以时分方式占用总线，并在占用总线时，在地址总线上写入源端口的地址(即 发送数据的PHY端口的地址)，在数据总线上写入要发送给MAC芯片的数 据。各PHY端口以时分方式占用总线具体可以为：各PHY端口在有数据发 送时向MAC芯片发送请求，由MAC芯片仲裁哪个PHY端口可以占用总线， 并向相应的PHY芯片返回允许某个PHY端口占用总线的允许消息。
下面给出一个具体的例子：设MAC芯片和PHY都采用总线接口设计， MAC芯片和PHY芯片都包括一个总线接口模块，且通信所采用的多址总线 具有16位的数据线和5位的地址线。由于5位的地址线可以寻址32个地址， 以一个PHY芯片有8个端口为例，则一个MAC芯片可以同时连接32/8＝4 个PHY芯片，分别编号1、2、3和4。芯片1的8端口的地址依次为0～7， 芯片2的8端口的地址依次为8～15，芯片3的8端口的地址依次为16～23， 芯片4的8端口的地址依次为24～31。
这样，当MAC芯片要向PHY端口发送数据时，例如，当MAC芯片需 要向芯片2的第二个端口发送数据时，MAC芯片上的总线接口模块在地址 总线上写入9(芯片1的第二个端口的地址)，然后在数据总线上写入要发 送给该地址为9的端口的数据；每个PHY芯片的总线接口模块判断地址总 线上的地址是否为自身PHY端口的地址，此时，只有芯片2的总线接口模 块判断出总线上的地址是自身所属PHY芯片2的第二个端口的地址，使得 该芯片2的第二个端口接收数据总线上的数据，而其它PHY芯片的总线接 口模块均判断出总线上的地址不是自身所属PHY芯片的端口的地址，拒绝 接收数据总线上的数据。
PHY芯片的总线接口模块在自身PHY芯片上的端口有数据发送时，向 MAC芯片的总线接口模块发送携带有该端口地址的请求。而MAC芯片的 总线接口模块根据预定的策略(如时分方式等)进行仲裁，决定当前哪个 PHY端口可以占用总线，并向相应的PHY芯片的总线接口模块返回携带 PHY端口地址的表示可以占用总线的允许消息。PHY芯片的总线接口模块 收到允许消息后，使得被允许的PHY端口通过总线发送数据，具体为：在 地址总线上写入该发送数据的PHY端口的地址，在数据总线上写入该PHY 端口要发送的数据。
(2)在PHY芯片中增加缓冲存储模块，用于存储由于速率匹配和总 线被占用而未能及时发送给MAC芯片的数据
由于在现有技术中，PHY芯片的接口与MAC芯片的接口是一对一的， 且速率都为相同的标准速率，因此PHY芯片收到的数据很快被发送到MAC 芯片。而在本发明中，PHY芯片的和MAC芯片之间的接口并不是一对一的 关系，存在总线的争抢和占用，这个时候PHY芯片接收到的数据就不能保 证很快发送到MAC芯片，需要临时存储下来。
(3)改变现有的PHY芯片和MAC芯片的时钟方法，由MAC芯片统 一提供总线接口时钟
在现有技术中，以太网MAC层接口上，时钟由PHY芯片提供，并且 各端口之间可以各不相同。但在本发明的总线接口中，总线上必须使用统一 的时钟，而不能每个端口使用各自的时钟，因此本发明中总线上的时钟统一 由MAC芯片提供。而PHY芯片中增加一个时钟匹配模块，将各自端口的 物理层时钟转换为总线接口时钟。
这样，多个PHY芯片的总线接口可以统一挂接到一个MAC芯片的总 线接口上，使得一个MAC芯片通过多地址总线的方式连接多个物理层芯 片，从而使得一台以太网交换机可以支持和XDSL设备同样数目的物理端 口，甚至更多数目的物理端口，提高了以太网交换机在宽带接入应用中的核 心竞争力。
图3是本发明实施例一种以太网设备的组成接口框图。如图3所示，该 设备包括：MAC芯片和通过总线与所述MAC芯片连接的一个以上的PHY 芯片；其中，利用地址总线上的不同地址区分不同PHY芯片上的不同PHY 端口。
在图3中，所述连接MAC芯片和PHY芯片的总线可以为Utopia level 2 总线或POS-PHY总线等。例如，当采用Utopia level 2总线时，Utopia level 2总线支持5位的地址总线，能够寻址32个端口，如以每个PHY芯片有8 个端口计算，则一个MAC芯片可以接4个PHY芯片。前面提到Utopia level 2总线可以通过将数据总线复用为地址总线的方式扩展到支持144个端口地 址，则此时一个MAC芯片可以接18个8端口的PHY芯片。这大大提高了 单MAC芯片所能支持的端口数目。
在图3中，MAC芯片和PHY芯片都采用多址总线接口设计，MAC芯 片包括：第一总线接口模块，每个PHY芯片包括：第二总线接口模块，其 中：
所述第一总线接口模块，用于在地址总线上写入目的PHY端口的地址， 在数据总线上写入要发送给目的PHY端口的数据；
所述第二总线接口模块，用于在MAC芯片发送数据时判断地址总线上 的地址是否为自身所属PHY芯片的PHY端口的地址，是则使得地址总线上 的地址所对应的PHY端口接收数据总线上的数据。
所述第二总线接口模块，还使得自身所属PHY芯片上的各PHY端口以 时分方式占用总线向MAC芯片发送数据。具体可以为：第二总线接口模块 在自身所属PHY芯片上的PHY端口有数据发送时，向MAC芯片发送请求， 当得到MAC芯片的允许消息后，使得所述PHY端口将数据通过总线发送 至MAC芯片。所述MAC芯片发送的允许消息是MAC芯片中的第一总线 接口模块发送的。
例如，在图3中，PHY芯片的第二总线接口模块在自身PHY芯片上的 某个端口有数据发送时，向MAC芯片的第一总线接口模块发送携带有该端 口地址的请求；而第一总线接口模块根据时分方式或其它预定的方式进行仲 裁，决定当前哪个PHY端口可以占用总线，并向相应的PHY芯片的第二总 线接口模块返回携带PHY端口地址的表示可以占用总线的允许消息；PHY 芯片的第二总线接口模块收到允许消息后，使得被允许的PHY端口通过总 线发送数据，具体为：在地址总线上写入该发送数据的PHY端口的地址， 在数据总线上写入该PHY端口要发送的数据。
在图3中，每个PHY芯片进一步包括：缓冲存储模块，用于存储由于 速率匹配和总线被占用而未能及时发送给MAC芯片的数据。这是因为在现 有技术中，PHY芯片的接口与MAC芯片的接口是一对一的，且速率都为相 同的标准速率，因此PHY芯片收到的数据很快被发送到MAC芯片；而在 本发明中，PHY芯片的和MAC芯片之间的接口并不是一对一的关系，存在 总线的争抢和占用，这个时候PHY芯片接收到的数据就不能保证很快发送 到MAC芯片，需要临时存储下来。
在图3中，所述MAC芯片，还用于提供统一的总线接口时钟；每个PHY 芯片进一步包括：时钟匹配模块，用于将自身所属PHY芯片的PHY端口的 物理层时钟转换为总线接口时钟。这是因为在现有技术中，以太网MAC层 接口上，时钟由PHY芯片提供，并且各端口之间可以各不相同。但在本发 明的总线接口中，总线上必须使用统一的时钟，而不能每个端口使用各自的 时钟，因此本发明中总线上的时钟统一由MAC芯片提供，而PHY芯片中 增加一个时钟匹配模块，将各自端口的物理层时钟转换为总线接口时钟。
需要说明的是，为了简单起见在图3中只画出了一个PHY芯片的内部 结构，而其它PHY芯片的内部结构并未画出。
综上所述，本发明这种MAC芯片通过总线与多个PHY芯片进行通信， 其中，利用地址总线上的不同地址区分不同PHY芯片上的不同PHY端口的技 术方案，使得MAC芯片在管脚数量一定的情况下，能够支持更多的端口数 目，与更多的PHY芯片连接，从而增加了一个以太网设备所能接入的用户数 量，提高了以太网设备在宽带接入应用中的竞争力。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护 范围，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等， 均应包含在本发明的保护范围之内。