处理单元、电子系统和电子装置 |
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| 申请号 | CN201720454309.7 | 申请日 | 2017-04-26 | 公开(公告)号 | CN207557928U | 公开(公告)日 | 2018-06-29 |
| 申请人 | 意法半导体(鲁塞)公司; | 发明人 | V·昂德; | ||||
| 摘要 | 本公开涉及处理单元、 电子 系统和电子装置。例如，至少一个微代码存储在至少一个程序 存储器 中，并且旨在被处理单元的至少一个中央处理单元所执行，该处理单元包括与每个程序存储器相关联的存储器 控制器 以及至少一个 硬件 外围设备 。根据一种可能的实施方式，该方法包括：响应于更新每个微代码的至少一个 请求 ，向每个硬件外围设备传输从由每个相应存储器控制器生成的基本授权请求 信号 中获得的全局授权请求信号；响应于该全局授权请求信号并且在满足预定基本条件之后，对从由每个硬件外围设备所生成的基本授权信号中获得的全局授权信号进行传输；以及由该相应存储器控制器更新每个微代码。 | ||||||
| 权利要求 | 1.一种处理单元(UT)，其特征在于，包括： |
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| 说明书全文 | 处理单元、电子系统和电子装置技术领域[0001] 本实用新型的实施方式和实施例涉及处理单元，特别是微控制器，例如(但非限制性地)，用于数字开关式电源的微控制器，这些微控制器由微代码驱动，通常被本领域技术人员称为“固件”，由相应微代码控制器控制，并包含诸如高分辨率定时器或直接存储器存取控制器等硬件外围设备(本领域技术人员分别已知为首字母缩略词“hrtimer”以及“DMA控制器”)，并且更具体地涉及处理单元、电子系统和电子装置。 背景技术[0002] 通常，微控制器被配置为能够更新微代码并且对硬件外围设备进行编程，其中，具有可能中断微控制器操作的周期，本领域技术人员通常将其称为“停机时间”。 [0003] 为了更新这种微控制器中的微代码，目前通常需要在更新结束时继续重新启动微控制器、或者在该微代码更新期间继续中断可能的硬件外围设备编程，从而在任何情况下都引起微控制器的另外的停机时间。 [0005] 此外，这种重新编程另外增加了软件的复杂性以及微控制器的停机时间。 [0006] 因此，需要能够执行对微代码和硬件外围设备的即时更新而不中断相关联电源的微控制器。实用新型内容 [0007] 因此，根据一个实施方式和实施例，提出了解决此需要并且提供一种低成本和低复杂度的技术方案，以使得在微控制器中进行对微代码和硬件外围设备编程的更新相一致，从而减少、甚至消除微控制器的停机时间。 [0008] 根据一个方面，提出了一种方法，该述方法用于管理存储在至少一个程序存储器中并且旨在被处理单元的至少一个中央处理单元执行的至少一个微代码的更新，所述处理单元包括与每个程序存储器相关联的存储器控制器以及至少一个硬件外围设备。 [0009] 微代码的更新在本文被理解为是即时更新，这与微代码本身的上传是不同的，微代码本身连同其主要任务的执行通常都是由处理单元执行的后台任务。 [0010] 该方法包括： [0013] 响应于该全局授权请求信号并且在满足这些硬件外围设备中的该至少一个硬件外围设备内的预定基本条件之后，对从由这些硬件外围设备的该至少一个硬件外围设备所生成的至少一个基本授权信号中获得的全局授权信号进行传输， [0014] 仅在接收到该全局授权信号之后，由该相应存储器控制器更新每个微代码。 [0015] 根据变体实施例，可以在处理单元内特别地提供单个中央处理单元、单个存储器控制器以及单个外围设备，或者单个中央处理单元、单个存储器控制器以及若干外围设备，或者若干中央处理单元、若干存储器控制器和若干外围设备。 [0016] 当仅提供一个存储器控制器时，全局授权请求信号是由存储器控制器产生的基本授权请求信号。 [0017] 当仅提供一个外围设备时，全局授权信号是由外围设备产生的基本授权信号。 [0018] 然而，当提供了若干存储器控制器时，可以从由各种存储器控制器产生的基本授权请求信号中获得全局授权请求信号。 [0019] 类似地，当提供了若干外围设备时，可以根据对这些外围设备的选择从由各种外围设备或可能地由这些外围设备中的一个或一些外围设备所生成的基本授权信号中获得全局授权信号。 [0020] 通过这种方法，只有当所选择的该或全部外围设备已满足其内的预定条件时(例如当它们准备好执行操作时)，才能更新该微代码或这些微代码。否则，不执行微代码更新，并且等待接收到全局授权信号(通常为确认信号)，该全局授权信号由所选择的该或这些外围设备所产生，并且该全局授权信号表明所选择的该或这些外围设备都准备好执行其各自的操作，即它们各自满足其预定条件。 [0021] 通过这种方法，可以以透明的方式有利地使对至少一个微代码的更新与对至少一个硬件外围设备的至少一个操作的执行相一致。 [0022] 换言之，对该至少一个微代码的更新不会引起对该至少一个硬件外围设备的操作执行的任何中断。 [0023] 对微代码的即时更新也不会引起对中央处理单元的执行的任何中断。相关联的存储器控制器提供了从软件的一个版本到另一个版本的改变，而无需重置或重启该中央处理单元。 [0024] 这种操作透明性有利地提供了对微控制器的混合抽象层的更新，在这种情况下对微处理器的高级更新以及对外围设备的低级更新。 [0025] 更新微代码的该至少一个请求可以是外部的(例如，外部信号或由按钮的动作产生的信号)、或者更一般地是内部的(例如在对相应新微代码进行上传和检查之后由每个相关联的中央处理单元产生的控制信号)。 [0026] 如前所述，根据一个实施方式，满足该预定基本条件包括：在这些硬件外围设备中的该至少一个硬件外围设备接收到执行至少一个操作的请求之后，触发这些硬件外围设备中的该至少一个硬件外围设备执行此操作。 [0027] 满足该预定基本条件可以另外包括：在接收到执行该至少一个操作的该请求之后，在触发执行此操作之前，预加载该外围设备的至少一个相应控制寄存器，该触发在该外围设备的至少一个更新事件信号的下一个触发边沿时刻被激活。 [0028] 根据一个实施方式，这些存储器控制器中的该至少一个存储器控制器生成该基本授权请求信号取决于这些存储器控制器中的该至少一个存储器控制器对基本中断请求信号的接收，该基本中断请求信号是由耦合至这些存储器控制器中的该至少一个存储器控制器的向量化中断控制器响应于更新中断表格的外部请求而生成的。 [0029] 根据另一方面，提出了一种处理单元(例如一种微控制器)，该处理单元包括：至少一个程序存储器(MP1，MP2)，至少一个中央处理单元(CPU1，CPU2)，所述至少一个中央处理单元旨在执行存储在所述至少一个程序存储器(MP1，MP2)中的至少一个微代码(MC1，MC2)，存储器控制器(CM1，CM2)，所述存储器控制器与每个程序存储器(MP1，MP2)相关联，每个存储器控制器(CM1，CM2)被配置成用于响应于更新所述相关联的微代码(MC1，MC2)的至少一个请求(DMC1，DMC2)而生成基本授权请求信号(SEDA1，SEDA2)，至少一个硬件外围设备(PM1，PM2，PM3)，第一生成装置(MG1)，所述第一生成装置被配置成用于从每个基本授权请求信号(SEDA1，SEDA2)中生成全局授权请求信号(SGDA)，并向每个硬件外围设备(PM1，PM2)传输所述全局授权请求信号(SGDA)，所述硬件外围设备(PM1，PM2，PM3)中的所述至少一个硬件外围设备被配置成用于响应于所述全局授权请求信号(SGDA)并在满足所述硬件外围设备(PM1，PM2，PM3)中的所述至少一个硬件外围设备内的预定基本条件之后生成基本授权信号(SEA1，SEA2，SEA3)，第二生成装置(MG2)，所述第二生成装置被配置成用于从所述基本授权信号(SEA1，SEA2，SEA3)中的所述至少一个基本授权信号中生成全局授权信号(SGA)，并将所述全局授权信号(SGA)传输到每个存储器控制器(CM1，CM2)，每个存储器控制器(CM1，CM2)另外被配置成用于仅在接收到所述全局授权信号(SGA)之后更新所述相应微代码(MC1，MC2)。 [0030] 根据一个实施例，这些外围设备(PM1，PM2或PM3)中的所述至少一个外围设备被配置成用于：在已经接收到执行至少一个操作的请求(RP1，RP2，RP3)之后触发执行此操作，以满足此外围设备内的所述预定基本条件。 [0031] 根据一个实施例，这些外围设备(PM1，PM2或PM3)中的所述至少一个外围设备另外被配置成用于：在接收到执行所述至少一个操作的所述请求(RP1，RP2，RP3)之后，在触发执行此操作之前，预加载此外围设备(PM1，PM2或PM3)的至少一个控制寄存器(RC1，RC2或RC3)，并且在所述外围设备(PM1，PM2或PM3)的至少一个更新事件信号(SMAJE)的下一个触发边沿发生时触发执行所述至少一个操作。 [0032] 根据一个实施例，该处理单元另外包括中断控制器(CIV1，CIV2)，所述中断控制器与每个存储器控制器(CM1，CM2)相关联并且被配置成用于响应于更新中断表格的外部请求(DETI1，DETI2)而将基本中断请求信号(SEDI1，SEDI2)传输至所述相关联的存储器控制器(CM1，CM2)，所述相关联的存储器控制器(CM1，CM2)被配置成用于响应于更新所述相关联的微代码(MC1，MC2)的所述请求(DMC1，DMC2)并且响应于所述相应基本中断请求信号(SEDI1，SEDI2)而生成所述基本授权请求信号(SEDA1，SEDA2)。 [0033] 根据一个实施例，该至少一个存储器控制器以及该至少一个硬件外围设备(PM1，PM2)是安全的，并且该全局授权请求信号(SGDA)以及该全局授权信号(SGA)也是安全的。 [0034] 根据另一方面，提出了一种电子系统(例如数字开关式电源)，该电子系统包括至少一个如上所定义的处理单元。 [0037] -图1至图8示意性地展示了本实用新型的实现方式和实施例。 具体实施方式[0038] 在图1中，参考AE表示电子设备AE(例如便携式计算机、平板计算机或蜂窝移动电话，这些示例不受限制)，该电子设备包括电子系统SYS，在这种情况下，例如一种数字开关式电源，该数字开关式电源适用于将输入电源电压准确可靠地转换成可由电子系统SYS的各种模块使用的一个或多个内部电源电压。 [0039] 该系统SYS另外包括至少一个处理单元UT，如微控制器或微处理器。 [0040] 图2示意性地示出了根据本实用新型的结合在该电子系统SYS中的处理单元UT的示例。 [0041] 该处理单元UT包括： [0042] 至少一个程序存储器，在这种情况下，例如旨在分别用于存储两个相应微代码MC1和MC2的两个闪存型程序存储器MP1和MP2， [0043] 至少一个中央处理单元，本领域技术人员已知为首字母缩略词“CPU”，这种情况下，例如旨在分别执行微代码MC1、MC2的两个中央处理单元CPU1和CPU2，[0044] 存储器控制器CM1、CM2，该存储器控制器与每个程序存储器MP1、MP2相关联并且旨在更新所述至少一个微代码MC1、MC2，每个存储器控制器CM1、CM2也被配置成用于响应于更新该相关联的微代码MC1、MC2的至少一个请求DMC1、DMC2而生成基本授权请求信号SEDA1、SEDA2， [0045] 至少一个硬件外围设备，在这种情况下，例如两个硬件外围设备PM1和PM2(如高分辨率定时器(hrtimer)、安全定时器、脉宽调制(PWM)时钟、DMA控制器、安全外围设备或微控制器的电源域)， [0046] 第一生成装置MG1，该第一生成装置旨在用于向每个硬件外围设备传输从每个基本授权请求信号SEDA1、SEDA2中获得的全局授权请求信号SGDA，每个外围设备然后被配置成用于响应于该全局授权请求信号SGDA并在满足预定基本条件之后生成基本授权信号SEA1、SEA2。满足这个预定基本条件可以例如是触发执行外围设备的操作(编程)。 [0047] 处理单元还包括第二生成装置MG2，该第二生成装置旨在用于向每个存储器控制器CM1、CM2传输从每个基本授权信号SEA1、SEA2中获得的全局授权信号SGA。 [0048] 只有在接收到该全局授权信号SGA之后，才执行相应存储器控制器CM1、CM2对每个微代码MC1、MC2的更新。 [0049] 首先参考图3以便非常示意性地展示根据本实用新型的处理单元UT的实施例，该处理单元包括仅一个中央处理单元CPU和仅一个硬件外围设备PM。 [0050] 处理单元UT包括：程序存储器MP，该程序存储器旨在存储微代码MC；存储器控制器CM，该存储器控制器耦合至程序存储器MP以及硬件外围设备PM；以及第一和第二生成装置MG1和MG2。 [0051] 这是因为在本实施例中，在此处理单元UT中有仅一个存储器控制器CM和仅一个硬件外围设备PM，则第一和第二生成装置MG1和MG2相当于简单的连接线。从而，全局授权请求信号SGDA因此是由存储器控制器CM产生的基本授权请求信号SEDA，并且全局授权信号SGA因此是由硬件外围设备生成的基本授权信号SEA。 [0052] 当例如由用户请求对微代码MC进行更新时，通常通过软件生成微代码更新请求信号DMC，并将其传送到存储器控制器CM。 [0053] 现同时参考图4以便展示如图3所示的用于管理更新处理单元UT中的微代码MC的方法的示例。 [0054] 存储器控制器CM被配置成用于在接收到微代码更新请求信号DMC时向硬件外围设备PM传送全局授权请求信号SGDA。信号SGDA是一种逻辑信号，在这种情况下，当取逻辑值1时该逻辑信号被认为是有效的(即，有效代表授权请求)。 [0055] 硬件外围设备PM被配置成用于在等待硬件外围设备PM的至少一个操作请求(或编程请求)RP1、RP2、RP3的到达时将全局授权请求信号SGDA保持在高状态(逻辑值1)，该至少一个操作请求是通过软件或通过硬件(例如通过旨在将新的编程从随机存取存储器(RAM)传送到硬件外围设备PM的DMA控制器)生成的。操作请求向硬件外围设备指示将其必须执行该操作。 [0056] 硬件外围设备PM另外被配置成用于准备执行该相应操作或这些相应操作，并且在对此执行的准备结束时(即当硬件外围设备准备执行该操作或这些操作时)，向存储器控制器CM传送全局授权信号SGA。认证信号SGA在这种情况下被认为在信号SGDA的下降沿上(即当该逻辑信号取值为0(低状态)时)被传输。 [0057] 更具体地，在本示例中，由硬件外围设备PM进行对操作请求RPi的执行的准备包括对与该操作请求RPi相关联的硬件外围设备PM的控制寄存器RCi进行预加载。 [0058] 将在处理单元UT的更新事件信号SMAJE的下一个触发边沿期间触发该操作的执行RPi。 [0059] 在触发此执行的时刻，认为满足了预定基本条件，并且外围设备PM然后被配置成考虑到相应预加载的控制寄存器RCi的内容并将全局授权信号SGA传送至存储控制器CM。 [0060] 如果硬件外围设备PM(例如在DMA控制器的情况下)接收到多个操作请求RP1、RP2、RP3，则按照请求的到达顺序来预加载所有相应控制寄存器RC1、RC2和RC3。 [0061] 应注意到的是，更新事件信号SMAJE的下一个触发边沿始终比该至少一个编程请求RPi到达的要晚，因为更新事件信号SMAJE是根据该至少一个操作请求RPi生成的。举例来讲，可以存在一种机制，该机制用于对请求的数量进行计数，以便在一定数量的请求之后触发硬件外围设备PM的更新，或者更简单地通过一种DMA传送结束信号来触发更新事件信号SMAJE。 [0062] 存储器控制器CM还被配置成用于在接收到全局授权信号SGA时更新存储在程序存储器MP中的微代码MC。 [0063] 换言之，如图4的底部所展示的，在接收到全局授权信号SGA时，存储器控制器CM会考虑到新的微代码版本NVMC，以便替换该微代码的先前版本AVMC。 [0065] 由于微代码MC的更新不涉及对硬件外围设备PM的编程的任何中断或者对处理单元的重新启动，所以该用于管理更新该微代码MC的方法在提供了执行混合更新的可能性的同时可以有利地用于减少甚至去除处理单元UT的运行停机时间。 [0066] 图5展示了图3所示的微控制器的一种可能变体。 [0067] 在此实施例中，微控制器UT另外包括耦合到存储器控制器CM的向量化中断控制器CIV，并且当外部事件发生时提供管理中断。 [0068] 向量化中断控制器CIV还旨在用于接收由用户通过软件生成的外部中断表更新请求信号DETI以及由硬件外围设备PM传送的全局授权信号SGA。 [0069] 此外，向量化中断控制器CIV以及存储器控制器CM被共同配置成用于形成互锁机制。因此，存储器控制器CM被配置成用于仅在两个更新请求信号DMC和DETI一起由用户生成和激活时传送全局/基本授权请求信号。 [0070] 向量化中断控制器CIV另外被配置成用于在接收到全局授权信号时更新相应中断表的基地址、连同存储器控制器的微代码(图4)。 [0071] 根据图6所展示的另一种可能的变体，中央处理单元是安全的中央处理单元CPUS，存储器控制器CM可以是安全存储器控制器CMS，并且硬件外围设备PM可以是安全的硬件外围设备PMS。 [0072] 微代码则是安全的微码MCS，上述各种信号DMC、SGDA、SGA、DETI成为相应安全信号DMCS、SGDAS、SGAS、DETIS。 [0073] 该变体(图6)中的用于管理更新安全微代码的方法的各个步骤类似于先前参考图4所描述的那些步骤，因此，为了简化起见不再对此进行描述。 [0074] 在图7中示意性地展示了另一个可能的变体。 [0075] 根据此变体的处理单元UT包括若干中央处理单元，在这种情况下，例如两个中央处理单元CPU1和CPU2、两个相应存储器控制器CM1和CM2、两个相应矢量中断控制器CIV1和CIV2以及若干硬件外围设备(这种情况例如是三个外围设备PM1、PM2、PM3)。所有这些项都可以是安全或不安全的。 [0076] 第一生成装置MG1耦合在相应存储器控制器CM1和CM2的输出与这三个硬件外围设备PM1至PM3的输入端EPM1、EPM2、EPM3之间。 [0077] 每个存储器控制器CM1或CM2将相应基本授权请求信号SEDA1、SEDA2传送给第一生成装置MG1。第一生成装置MG1被配置成用于生成全局授权请求信号SGDA作为输出，并将此全局授权请求信号SGDA传输到这三个硬件外围设备PM1至PM3的输入端EPM1至EPM3。 [0078] 第一生成装置MG1被配置成用于当每个基本授权请求信号SEDA1、SEDA2处于高状态(即当每个存储器控制器CM1或CM2考虑到更新相应微代码)时将全局授权请求信号SGDA置于高状态。 [0079] 举例来讲，第一生成装置MG1在这种情况下包括与逻辑门、基准PET，该基准PET分别接收由两个存储器控制器CM1和CM2传送的基本授权请求信号SEDA1和SEDA2并传送信号SGDA作为输出。 [0080] 第二生成装置MG2耦合在这三个硬件外围设备PM1至PM3的输出SPM1至SPM3与存储器控制器CM1和CM2的输入端ECM1和ECM2之间。 [0081] 一旦满足了预定基本条件，每个硬件外围设备PM1至PM3将相应基本授权信号SEA1至SEA3传送给第二生成生装置MG2。 [0082] 第二生成装置MG2在其输出SMG2处生成全局授权信号SGA，并将该全局授权信号SGA传送到存储器控制器CM1和CM2的输入端ECM1和ECM2。 [0083] 第二生成装置MG2在这种情况下包括例如： [0084] 第一选择级ES1，该第一选择级包括三个OR逻辑门，以POU1至POU3为基准。或门POUi的第一输入端接收相应基本授权信号SEAi，并且第二输入端接收相应选择信号SSi，以及 [0085] 第二选择级ES2，该第二选择级仅包括AND型的第二逻辑门PET2。 [0086] 相应选择信号SS1至SS3用于选择该或这些硬件外围设备以便考虑到对处理单元UT的微代码MC1和MC2进行更新。 [0087] 在图7所展示的情况下，第一和第三选择信号SS1和SS3处于高状态，并且只有第二选择信号SS2处于低状态。因此，相应硬件外围设备PM1和PM3的编程被忽略，对微代码的更新没有影响。具体地说，即使基本认证信号SEA1和SEA3处于低状态并且因此是有效的，相应或门的输出仍然为1。因此，是基本认证信号SEA2根据其状态0或1将会或将不会使AND门PET2开关的输出为状态0。 [0088] 换言之，在本示例中，微代码MC1和MC2在接收到由第二硬件外围设备PM2传送的第二基本认证信号SEA2(逻辑信号的低状态)时被更新，这将使全局授权信号SGA切换到低态。 [0089] 当然，确实有可能选择能够确定更新微控制器MC的微代码的两个或两个以上的硬件外围设备。 [0090] 图8展示了图7所展示的处理单元UT的简化变体。 [0091] 图8所展示的处理单元UT仅包括一个中央处理单元CPU1和若干硬件外围设备。由此仅由传输线形成来形成第一生成装置MG1。因此，由存储器控制器CM1传送的基本授权请求信号SEDA1也是全局授权请求信号SGDA。 [0092] 图8所展示的处理单元UT的其余部分与图7所展示的相同。 [0093] 因此，根据本实用新型的实施方式和实施例，获得能够在一个或多个微代码的更新期间即时执行硬件外围操作的处理单元，从而减少处理单元的停机时间并且透明地维持硬件外围设备与处理单元的微代码之间的一致性。 |
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