1.一种引脚可编程延迟单元，其包括：
输入通道，通过其传输输入信号；
第一控制输入通道，通过其传输用于控制第一传输门的第一控制信号；
第二控制输入通道，通过其传输用于控制第二传输门和第三传输门的第二控制信号；
第一组延迟元件，其设置在所述输入通道与所述第三传输门之间，其中每一延迟元件可用单个互连层的变化来重新配置；
第二组延迟元件，其中每一延迟元件可用单个互连层的变化来重新配置，且所述第一传输门、所述第二传输门和所述第三传输门设置在所述第一组延迟元件与所述第二组延迟元件之间；以及
第一输出通道，通过其传输第一输出信号。
2.根据权利要求1所述的引脚可编程延迟单元，其中所述第一控制信号和所述第二控制信号配置所述第一传输门、所述第二传输门和所述第三传输门，使得所述输入信号可采用到所述第二组延迟元件的三条路径之一。
3.根据权利要求2所述的引脚可编程延迟单元，其中所述第一控制信号和所述第二控制信号配置所述第一传输门、所述第二传输门和所述第三传输门，使得所述输入信号传输通过所述第一传输门、所述第二传输门和所述第二组延迟元件而不是所述第一组延迟元件或所述第三传输门。
4.根据权利要求2所述的引脚可编程延迟单元，其中所述第一控制信号和所述第二控制信号配置所述第一传输门、所述第二传输门和所述第三传输门，使得所述输入信号传输通过所述第二传输门和所述第二组延迟元件而不是所述第一组延迟元件、所述第二传输门或所述第三传输门。
5.根据权利要求2所述的引脚可编程延迟单元，其中所述第一控制信号和所述第二控制信号配置所述第一传输门、所述第二传输门和所述第三传输门，使得所述输入信号传输通过所述第一组延迟元件、所述第三传输门和所述第二组延迟元件而不是所述第一传输门或所述第二传输门。
6.根据权利要求2所述的引脚可编程延迟单元，其中与所述第三路径相关联的传播延迟大于与所述第二路径相关联的传播延迟，且与所述第二路径相关联的传播延迟大于与所述第一路径相关联的传播延迟。
7.根据权利要求1所述的引脚可编程延迟单元，其进一步包括第二输出通道，通过所述第二输出通道传输缓冲的输出，其中输出缓冲器设置在所述第一输出通道与所述第二输出通道之间，以便使耦合到所述第二输出通道的任何负载电容与所述第一输出通道隔离。
8.根据权利要求1所述的引脚可编程延迟单元，其进一步包括反相器，所述反相器经配置以使所述第二控制信号反相，且耦合到所述第三传输门，使得由所述第三传输门接收的所述控制信号相对于由所述第二传输门接收的所述控制信号反相。
9.一种一般灵活计时器，其包括：
引脚可编程延迟单元，其包含：
输入通道，通过其传输输入信号；
第一控制输入通道，通过其传输用于控制第一传输门的第一控制信号；
第二控制输入通道，通过其传输用于控制第二传输门和第三传输门的第二控制信号；
第一组延迟元件，其设置在所述输入通道与所述第三传输门之间，其中每一延迟元件可用单个互连层的变化来重新配置；
第二组延迟元件，其中每一延迟元件可用单个互连层的变化来重新配置，且所述第一传输门、所述第二传输门和所述第三传输门设置在所述第一组延迟元件与所述第二组延迟元件之间；
输出通道，通过其传输输出信号；以及
缓冲的输出通道，通过其传输缓冲的输出信号；以及
至少一个耦合到所述引脚可编程延迟单元的微调延迟单元，
其中每一微调延迟单元包含：
输入通道，通过其接收和传输输入信号，
第一延迟元件，其耦合到所述输入通道，
第二延迟元件，其耦合到所述第一延迟元件，其中所述第一延迟元件和所述第二延迟元件中的每一者可用单个互连层的变化来重新配置，
输出驱动器，其耦合到所述第二延迟元件，
输出通道，通过其传输输出信号，以及
缓冲的输出通道，通过其传输缓冲的输出信号。
10.根据权利要求9所述的一般灵活计时器，其中参考时钟信号通过所述第一输入通道来接收和传输，且至少来自所述引脚可编程延迟单元的所述缓冲的输出信号或来自所述微调延迟单元的所述缓冲的输出信号与所述参考时钟信号组合，以便产生具有受控制的宽度和延迟的时钟脉冲。
11.根据权利要求9所述的一般灵活计时器，其中所述至少一个微调延迟单元包括：第一微调延迟单元，其产生第一缓冲的输出信号；第二微调延迟单元，其产生第二缓冲的输出信号；以及第三微调延迟单元，其产生第三缓冲的输出信号，且其中来自所述引脚可编程延迟单元的所述缓冲的输出信号相对于参考时钟信号延迟第一数目个逻辑延迟，所述第一缓冲的输出信号相对于来自所述引脚可编程延迟单元的所述缓冲的输出信号延迟两个逻辑延迟，所述第二缓冲的输出信号相对于所述第一缓冲的输出信号延迟两个逻辑延迟，且所述第三缓冲的输出信号相对于所述第二缓冲的输出信号延迟两个逻辑延迟。
12.根据权利要求11所述的一般灵活计时器，其中至少来自所述引脚可编程延迟单元的所述缓冲的输出信号、所述第一缓冲的输出信号、所述第二缓冲的输出信号或所述第三缓冲的输出信号与所述参考时钟信号组合，以产生具有受控制的宽度和延迟的时钟脉冲。
13.根据权利要求9所述的一般灵活计时器，其中所述至少一个微调延迟单元包括：第一微调延迟单元，其产生第一缓冲的输出信号；第二微调延迟单元，其产生第二缓冲的输出信号；第三微调延迟单元，其产生第三缓冲的输出信号；第四微调延迟单元，其产生第四缓冲的输出信号；以及第五微调延迟单元，其产生第五缓冲的输出信号，且其中来自所述引脚可编程延迟单元的所述缓冲的输出信号相对于参考时钟信号延迟第一数目个逻辑延迟，所述第一缓冲的输出信号相对于来自所述引脚可编程延迟单元的所述缓冲的输出信号延迟两个逻辑延迟，所述第二缓冲的输出信号相对于所述第一缓冲的输出信号延迟两个逻辑延迟，所述第三缓冲的输出信号相对于所述第二缓冲的输出信号延迟两个逻辑延迟，所述第四缓冲的输出信号相对于所述第三缓冲的输出信号延迟两个逻辑延迟，且所述第五缓冲的输出信号相对于所述第四缓冲的输出信号延迟两个逻辑延迟。
14.根据权利要求13所述的一般灵活计时器，其中至少来自所述引脚可编程延迟单元的所述缓冲的输出信号、所述第一缓冲的输出信号、所述第二缓冲的输出信号、所述第三缓冲的输出信号、所述第四缓冲的输出信号或所述第五缓冲的输出信号与所述参考时钟信号组合，以产生具有受控制的宽度和延迟的时钟脉冲。
15.根据权利要求9所述的一般灵活计时器，其中所述至少一个微调延迟单元包括：第一微调延迟单元，其产生第一缓冲的输出信号；第二微调延迟单元，其产生第二缓冲的输出信号；第三微调延迟单元，其产生第三缓冲的输出信号；第四微调延迟单元，其产生第四缓冲的输出信号；第五微调延迟单元，其产生第五缓冲的输出信号；第六微调延迟单元，其产生第六缓冲的输出信号；以及第七微调延迟单元，其产生第七缓冲的输出信号；且其中来自所述引脚可编程延迟单元的所述缓冲的输出信号相对于参考时钟信号延迟第一数目个逻辑延迟，所述第一缓冲的输出信号相对于来自所述引脚可编程延迟单元的所述缓冲的输出信号延迟两个逻辑延迟，所述第二缓冲的输出信号相对于所述第一缓冲的输出信号延迟两个逻辑延迟，所述第三缓冲的输出信号相对于所述第二缓冲的输出信号延迟两个逻辑延迟，所述第四缓冲的输出信号相对于所述第三缓冲的输出信号延迟两个逻辑延迟，所述第五缓冲的输出信号相对于所述第四缓冲的输出信号延迟两个逻辑延迟，所述第六缓冲的输出信号相对于所述第五缓冲的输出信号延迟两个逻辑延迟，且所述第七缓冲的输出信号相对于所述第六缓冲的输出信号延迟两个逻辑延迟。
16.根据权利要求15所述的一般灵活计时器，其中至少来自所述引脚可编程延迟单元的所述缓冲的输出信号、所述第一缓冲的输出信号、所述第二缓冲的输出信号、所述第三缓冲的输出信号、所述第四缓冲的输出信号、所述第五缓冲的输出信号、所述第六缓冲的输出信号或所述第七缓冲的输出信号与所述参考时钟信号组合，以产生具有受控制的宽度和延迟的时钟脉冲。
17.一种集成电路，其包括：
多个输入/输出电路；
核心逻辑；以及
耦合到所述核心逻辑的计时器，所述计时器包含：
引脚可编程延迟单元，所述引脚可编程延迟单元包含：
输入通道，通过其传输输入信号，
第一控制输入通道，通过其传输用于控制第一传输门的第一控制信号，
第二控制输入通道，通过其传输用于控制第二传输门和第三传输门的第二控制信号，第一组延迟元件，其设置在所述输入通道与所述第三传输门之间，其中每一延迟元件可用单个互连层的变化来重新配置，
第二组延迟元件，其中每一延迟元件可用单个互连层的变化来重新配置，且所述第一传输门、所述第二传输门和所述第三传输门设置在所述第一组延迟元件与所述第二组延迟元件之间，
输出通道，通过其传输输出信号，以及
缓冲的输出通道，通过其传输缓冲的输出信号，以及
至少一个耦合到所述引脚可编程延迟单元的微调延迟单元，其中每一微调延迟单元包含：
输入通道，通过其接收和传输输入信号，
第一延迟元件，其耦合到所述输入通道，
第二延迟元件，其耦合到所述第一延迟元件，其中所述第一延迟元件和所述第二延迟元件中的每一者可用单个互连层的变化来重新配置，
输出驱动器，其耦合到所述第二延迟元件，
输出通道，通过其传输输出信号，以及
缓冲的输出通道，通过其传输缓冲的输出信号。
18.根据权利要求17所述的集成电路，其中参考时钟信号是通过所述第一输入通道来接收和传输，且至少来自所述引脚可编程延迟单元的所述缓冲的输出信号或来自所述微调延迟单元的所述缓冲的输出信号与所述参考时钟信号组合，以便产生具有受控制的宽度和延迟的时钟脉冲。
19.根据权利要求17所述的集成电路，其中所述至少一个微调延迟单元包括：第一微调延迟单元，其产生第一缓冲的输出信号；第二微调延迟单元，其产生第二缓冲的输出信号；以及第三微调延迟单元，其产生第三缓冲的输出信号，且其中来自所述引脚可编程延迟单元的所述缓冲的输出信号相对于参考时钟信号延迟，所述第一缓冲的输出信号相对于来自所述引脚可编程延迟单元的所述缓冲的输出信号延迟，所述第二缓冲的输出信号相对于所述第一缓冲的输出信号延迟，且所述第三缓冲的输出信号相对于所述第二缓冲的输出信号延迟。
20.根据权利要求19所述的集成电路，其中至少来自所述引脚可编程延迟单元的所述缓冲的输出信号、所述第一缓冲的输出信号、所述第二缓冲的输出信号或所述第三缓冲的输出信号与所述参考时钟信号组合，以产生具有受控制的宽度和延迟的时钟脉冲。