时间测量装置

本发明涉及一种用于测量例如说差分压力检测装置一类的过程装置 的传感器输出的时间信号或周期信号的时间测量装置。

图1示出常规时间测量装置的一个例子，而图2则示出装置该传送 的信号波形。

如图1所示，这个常规时间测量装置包括计数器C1和C2，触发器 电路FF1和FF2，以及“与”门电路G1和G2。CLK、CLR杠以及PIN 分别表示基准时钟信号、清零信号和测量输入脉冲。

参照图1和2，这个常规时间测量装置所执行的操作叙述如下。

如图2的(b)所示，清零信号CLR杠(CLR(一)：附加上杠的信号 名字表示它是一个在低电平(“L”)值得注意的信号(Significant Signal))被置于低电平，使得每一个元件都复位。当测量输入脉冲PIN 输入到计数器C1时，如图2的(c)所示，计数器C1开始对测量输入脉冲 PIN的脉冲进行计数。

当计数器C1计数到测量输入脉冲PIN的8个脉冲时，触发器电路 FF1的输出GA杠(GA(-))进入“L”，如图2的(d)所示。由于触发器 电路FF2的输出GB杠(GB(-))这时是“L”，如图2的(e)所示，因 此“与”门G1打开并且其输出信号GATE进到高电平(“H”)，如 图2的(f)所示。下一步，当计数器C1计数到8位(27＝128)时，GB(-) 进入“H”，如图2的(e)所示。结果，信号GATE进入“L”。在“与” 门G1打开的同时，也就是说，在信号GATE仍然为“H”时，图2的 (a)所示的基准时钟信号CLK以CLKG的形式通过“与”门G2，如图2 的(g)所示。计数器C2对CLKG信号的脉冲计数，以便能够得出根据测 量输入脉冲的周期的时间数值。

由于基准时钟信号与信号GATE的上升和下降不同(非同步型)的 关系，因而可能出现如图3的情形(1)至(4)的四种典型情形。

在这四种情形下，每一情形的计数数值都是“5”，并且信号GATE 的门宽在情形(1)等于基准时钟信号CLK的宽度(脉冲周期)的4.5 至5.5倍，在情形(2)和(3)等于4至5倍，在情形(4)等于3.5 至4.5倍。也就是说，这个信号的门宽具有一个(4.5±1)×(CLK的脉冲 周期)范围内变化时，各计数数值不变，就在时间测量结果中出现了±1 个时钟脉冲的误差。因而，测量的分辨率降低。虽然在这一情形下可以 考虑一种提高时钟信号速度的方法，或者考虑扩宽门控时间(增加计数 器的位数)的方法，但前一方法有一个消耗电流变得过高的问题，而后 一方法则有一个测量时间变得过长的问题。

因此，本申请人提出图4所示日本公开专利公布TOKKAI-HEI7 -72273中的时间测量电路。

正如在与图1所示电路的比较中明显看出的，这一时间测量电路的 特征在于触发器电路FF3和FF4被加到图1所示电路上。这一图中示出 的INV表示一个倒相器或倒相电路。触发器电路FF3保持时钟信号CLK 在门信号上升(L→H)时的状态，而触发器电路FF4则保持时钟信号 在门信号下降时(H→L)时的状态。这些状态分别以输出B0A和B0B 表示。

下面通过参照图5至7提供关于图4所示时间测量电路执行的操作 的说明。

图5相应于图3，表示CLK、GATE、CLKG各信号以及FF3 和FF4的输出B0A和B0B之间的关系。

在这个图中，情形(1)表示输出BOA和BOB两者都变为“1” 的情形；情形(2)表示BOA和BOB分别变为“1”和“0”的情形； 情形(3)表示BOA和BOB分别变为“0”和“1”的情形；以及情 形(4)表示BOA和BOB两者均变为“0”的情形。这个时间测量电 路根据相应的情形进行图6所示的校正，使得测量误差在±0.5个时钟脉 冲的范围之内。

但是，使用这个时间测量电路，图7的(a)和(b)所示的两种情形，可 以被认为是门信号GATE的前沿(上升沿)或后沿(下降沿)几乎与时 钟信号CLK的上升沿或下降沿是同一时刻的情形。图7的(a)所示的情 形，是在门信号GATE的前沿和后沿处的两个时钟信号CLK的电平都 被确定为“H”，然而计数器在时刻T1和T2却不执行计数操作(计数 数值＝5)的情形。与此同时，图7的(b)所示的情形则是在门信号的前 沿和后沿处的时钟信号CLK的电平都被确定为“L”，然而计数器在时 刻T1和T2却执行计数操作(计数数值＝7)的情形。这时的校正结果将 变成(5.5±1.5)×CLK，其误差大于不做校正情形下的结果(6±1) ×CLK。

本发明主要目的是改善时间测量电路的分辨率，既不需要增加电流 消耗，也不需要增加测量时间。

根据本发明的时间测量装置用于测量时间宽度(脉冲持续时间)例 如输入信号的时间间隔或周期，包括一个用于根据输入信号的计数数值 产生门信号的第一门电路；一个用于保持在时钟信号下降时刻的门信号 的第一保持(锁存)单元；一个用于保持在时钟信号上升时刻的门信号 的第二保持单元；一个用于根据第一和第二保持电路的输出信号宽度之 一让时钟信号通过的第二门电路；一个用于保持第二保持单元在第一保 持电路的输出前沿时刻的输出状态的第三保持单元；一个用于保持第二 保持单元在第一保持电路的输出后沿时刻的输出状态的第四保持电路； 以及一个用于对第二门电路输出的时钟信号进行计数的计数器。

这个时间测量装置还包括用于根据第三和第四保持单元的输出校正 计数器所得到的计数数值的校正装置。校正装置根据第三和第四保持单 元的输出采用计数数值、计数数值加1/2，以及计数数值减1/2中的一个 作为测量结果。

时间测量装置还可包括一个第一时钟输出单元，用于仅在门信号的 前沿邻近的一个第一时间区间向第一和第二保持电路供应时钟信号；以 及一个第二时钟输出单元，用于仅在门信号的后沿邻近的一个第二时间 区间向第一和第二保持电路供应时钟信号。在这一情形，第一和第二时 间区间均短于门信号的区间。

根据本发明的另一种时间测量装置包括一个用于根据对输入信号的 计数数值生成门信号的第一门电路；一个用于在门信号的前沿邻近的一 个短于门信号区间的第一时间区间输出时钟信号的第一时钟输出单元； 一个用于保持在时钟信号下降时刻的门信号的第一保持单元；一个用于 保持在时钟信号上升时刻的门信号的第二保持单元；一个用于保持第一 保持电路在第二保持电路的输出前沿时刻的输出状态的第三保持单元； 一个用于在门信号的后沿邻近的一个短于门信号区间的第二时间区间输 出时钟信号的第二时钟输出单元；一个用于保持在时钟信号下降时刻的 门信号的第四保持单元；一个用于保持在时钟信号的上升时刻的门信号 的第五保持单元；一个用于保持第四保持电路在第五保持电路的输出前 沿时刻的输出状态的第六保持单元；一个用于在由第一、第二、第四和 第五保持电路的四个输出信号之中的两个所决定的时刻让时钟信号通过 的第二门电路；以及一个用于对第二门电路输出的时钟信号进行计数的 计数器。这个时间测量装置区还可包括一个校正装置，用于根据第三和 第六保持电路的输出校正计数器所得到的计数数值。

根据本发明的时间测量方法用于测量时间宽度例如输入信号的时间 间隔或周期，包括的步骤是：根据输入信号的计数数值生成一个门信号； 从时钟信号的下降时刻保持门信号并输出一个第一信号；在时钟信号的 上升时刻保持门信号并输出一个第二信号；保持第二信号在第一信号前 沿时刻的输出状态并输出一个第三信号；以及保持第二信号在第一信号 的后沿时刻的输出状态并输出一个第四信号；根据第一和第二信号的宽 度的任一个让时钟信号通过；以及对通过的时钟信号进行计数。

这个时间测量方法还可包括根据第三和第四信号校正时钟信号的计 数数值的步骤。通过这一校正，例如说根据第三和第四信号的输出选择 计数数值、计数数值加1/2，以及计数数值减1/2中的一个作为测量结果。

时间测量方法还可包括在门信号的前沿邻近的一个第一时间区间供 应时钟信号的步骤，以及在门信号的后沿邻近的一个第二时间区间供应 时钟信号的步骤。在这一情形，第一和第二时间区间均短于门信号的区 间。

根据本发明的另一种时间测量装置包括：一个用于根据输入信号的 计数数值生成门信号的第一门电路；一个用于在时钟信号的第一类改变 的时刻保持门信号的第一保持单元；一个用于在时钟信号的第二类改变 (与第一类改变相反)的时刻保持门信号的第二保持单元；一个用于根 据第一和第二保持单元的输出信号宽度之一让时钟信号通过的第二门电 路单元；一个用于保持第二保持单元在第一保持单元的输出前沿时刻的 输出状态的第三保持单元；一个用于保持第二保持单元在第一保持单元 的输出后沿时刻的输出状态的第四保持单元；以及一个用于对第二门电 路输出的时钟信号进行计数的计数器。

根据本发明的另一种时间测量方法包括的步骤是：根据输入信号的 计数数值生成门信号；从时钟信号的第一类型改变的时刻保持门信号， 并输出一个第一信号；从时钟信号的第二类型改变的时刻保持门信号， 并输出一个第二信号；保持第二信号在第一信号的前沿时刻的输出状 态，并输出一个第三信号；保持第二信号在第一信号的后沿时刻的输出 状态，并输出一个第四信号；根据第一和第二信号的宽度之一让时钟信 号通过；以及对通过的时钟信号进行计数。

图1是一个电路图，示出一个常规时间测量装置；

图2是一个示意图，示出常规时间测量装置的信号波形；

图3是一个示意图，用于说明常规时间测量装置中时间测量的一个 问题；

图4是一个电路图，示出时间测量电路的一个例子；

图5是一个示意图，用于说明图4所示时间测量电路执行的操作；

图6是一个示意图，用于说明图4所示时间测量电路所执行的计数 校正；

图7是一个示意图，用于说明图4所示时间测量电路中时间测量的 一个问题；

图8是一个原理图，示出根据本发明第一实施例的时间测量装置的 结构；

图9是一个示意图，用于说明根据第一实施例的时间测量装置所执 行的操作；

图10是一个示意图，用于说明根据第一实施例的时间测量装置所执 行的操作；

图11是一个示意图，示出一种根据第一实施例用于校正计数数值的 方法；

图12是一个示意图，示出根据第一实施例校正计数数值的结果；

图13是一个原理图，示出根据本发明第二实施例的时间测量装置的 结构；

图14是一个示意图，用于说明根据第二实施例的时间测量装置所执 行的操作；以及

图15是一个示意较，用于说明根据第二实施例的时间测量装置所执 行的操作。

图8是一个原理图，示出根据本发明第一实施例的时间测量装置的 结构。在这个图中，与图1和4所示那些用一样的组成元件用同一标号 表示，并在这里略去其详细说明。

如图8所示，根据第一实施例的时间测量装置包括计数器C1和C2， 触发器电路FF1至FF6，“与”门电路G1和G2，以及一个倒相器(倒 相电路)。CLK、CLR杠以及PIN分别表示基准时钟信号、清零信号 和测量输入脉冲。BOA′和BOB′分别表示触发电路FF5和FF6的输 出信号。这个时间测量装置还包括一个用于校正计数结果的校正装置 10。

触发电路FF3在时钟信号CLK的下降时刻保持来自“与”门G1的 门信号，而触发电路FF4则保持在时钟信号CLK上升时刻的门信号 GATE。触发电路FF5保持触发电路FF4在触发电路FF3的输出上升时 刻的输出电平。而触发电路FF6则保持FF4在触发电路FF3的输出下降 时刻的输出电平。由于在触发电路FF3的输出触发电路FF4的输出的上 升时刻之间和下降时刻之间存在着一个1/2时钟脉冲的差，因而发生在图 4所示时间测量电路中的某一时刻进行不适当的校正所引起的测量误差 增加问题(参照图5至7)可通过进行适当校正来避免。而且，一个较 大的误差，例如出现在图1电路中的误差可以避免。

图9和10是用于说明图8所示电路所执行的操作的示意图，并且图 9相当于图5。这些图分八种情形(情形1至8)表示出触发电路FF3 和FF4的每一个输出(FF3-Q和FF4Q)以及触发电路FF5和FF6的 每一个输出(BOA′和BOB′)之间的关系。根据本发明，计数器C2 计数的数值由校正装置10根据输出BOA′和BOB′进行校正。

图11是一个示意图，示出由校正装置10执行的校正计数数值的方 法。

校正装置10在步骤S1读出计数器C2的数值B0到B7，并如图11 所示那样在步骤S2将此数值加倍。然后校正装置在步骤S3读取输出信号 BOA′和BOB′。在步骤S4，校正装置10判决输出信号BOA′的数 值。如果数值是“1”(步骤S4中的“是”)，则过程进到步骤S5，对 输出信号BOB′的数值进行判决。如果BOB′的数值是“1”(步骤 S5中的“是”)，则过程进到步骤S6，从步骤S2所得的结果中减去“1”。 然后过程进到步骤S9。如果BOB′的数值不是“1”(步骤S5中的“否”)， 则过程进到步骤S9。如果BOA′的数值不是被判决为“1”(步骤S4 中的“否”)，则过程进到步骤S7，判决BOB′的数值是不是“1”， 如果它是“1”(步骤S7中的“是”)则过程进到S9。如果它不是“1” (步骤S7中的“否”)，则过程进到S8，对步骤S2所得到的结果加“1”。 然后，过程进到S9。在这一步骤中，步骤S2、S6或S8所得到的结果被 乘以1/2。

图12示出用上述校正过程进行校正的结果。

图12所示的情形(1)至(4)分别相应于图9所示的情形(1) 至(4)，而情形(5)至(8)则分别相应于图(10)所示的情形(5) 至(8)。图12所示的门宽栏表示在相应的情形下时钟单元中的门信号 GATE的宽度，而计数数值栏则表示计数器C2所执行的计数操作的结 果。BOA′和BOB′栏表示输出BOA′和BOB′的数值。校正结果 栏表示在完成上述校正之后的计数数值。校正结果和门宽之间的差表示 在误差范围栏内。校正数据栏表示在校正过程中加到或者从加倍的计数 数值中减去的数值。在加法或减法之后，将所得结果乘以1/2，如校正结 果栏所示。

在上述校正过程中，输入步骤S9的数值(在步骤S2、S6或S8所得 到的结果)表示在每一校正结果的左端。该数值在情形(1)、(7) 和(8)等于10；在情形(2)、(3)、(5)和(6)等于9；在 情形(4)等于8。校正结果和门信号的实际宽度之间的误差范围在情 形(1)等于(5.0±0.5)×CLK；在情形(2)和(3)等于(4.5±0.5)× CLK；在情形(4)等于(4±0.5)×CLK；在情形(5)等于(4.5+0.5) ×CLK；在情形(6)等于(4.5+0.5)×CLK；以及在情形(7)和(8) 等于(5-0.5)×CLK。因此，使用根据本实施例的时间测量装置总能实现 1/2个CLK的分辨率(±0.5CLK的误差)。

图12所示的情形(5)至(8)表示时钟信号CLK几乎在与门信 号GATE的前沿(上升沿)或后沿(下降沿)同一时刻上升和下降的情 形。在这样的情形下，图4所示装置中的误差增加到±1.5CLK。但是， 根据本实施例，通过这些情形的上述校正过程，该差也都在±0.5CLK之 内。因此，装置的分辨率可以被确定在1/2CLK之内。

图13是一个电路图，示出根据本发明第二实施例的时间测量装置的 结构。在这个图中，凡与图1、4和8所示的那些同一样的组成元件均 用同一标号表示，并在这里略去其详细说明。

如图13所示，根据本发明第二实施例的时间测量装置包括计数器 C1和C2，触发器电路FF1、FF2、FF3-1、FF3-2、FF4-1、FF4-2以及 FF5至FF8，门电路G1至G10，倒相器(倒相电路)INV1和INV2以及 一个校正装置10。

这一装置基本上通过将虚线围出的部分“X”和“Y”加到根据图 8所示第一实施例的装置上构成。其结果，时钟信号CLK流经触发器电 路的时间减少了，并且装置的分辨率可在将消耗的电功率压缩至最小的 同时得到提高。

图13所示的“X”部分包括触发器电路FF7以及门电路G3和G4。 这一部分使时钟信号能仅在门信号的上升沿(前沿)邻近传送到触发器 电路FF3-1和FF4-1(即门信号保持电路)。触发器FF5保持FF3-1和FF4-1 的输出前沿的状态。“Y”部分包括触发器电路FF8和门电路G5至G8。 这一部分使时钟信号能够仅在门信号的下降沿(后沿)邻近传送到触发 器电路FF3-2和FF4-2(即门信号保持电路)。FF6保持FF3-2在FF4-2的 输出前沿的状态。

图14示出与图13的“X”部分相关的操作。

如图14的(a)所示，当触发器电路FF1的一个输出端FF1-Q在计数器 C1计数到输入信号PIN的8个脉冲之后作由低向高(由“L”向“H” 过渡时，触发器电路FF3-1保持在时钟信号的下降沿的门信号GATE，如 图14的(b)所示，而触发器电路FF4-1则保持在时钟信号CLK的上升沿 的门信号GATE，如图14的(c)所示。由于G9是一个“或”门，故“与” 门G1的输出在门信号GATE的上升沿处是一个未经变化的输出。其结 果，“与”门电路G2的输出将变得如图14的(d)所示(因为门电路G10 从触发器电路FF4-1接收到一个“H”信号)。计数器C2根据“与”门 电路G2的输出CLKG开始其计数操作。当输出C2-B0即计数器C2的 输出QA如图14的(e)所示上升时，触发器电路FF7被置“1”，如图14 的(f)所示。从而，时钟信号CLK仅在门电路G3的输出端如图14的(g) 所示那样保持为“H”时被传送到触发器电路FF3-1和FF4-1，如图14 的(h)所示。这个时间周期从触发器电路FF1的“H”输出开始时刻至触 发器电路FF7的“H”输出开始时刻，亦即门电路G4从门电路G3接收 “H”输出的周期。

图15示出与图13的“Y”部分相关的操作。

当测量输入脉冲PIN输入计数器C1时，计数器C1开始对脉冲PIN 计数。用于对输出QA至QG执行“与”操作的门电路G5的输出将变成如 图15的(a)所示。正如这个图中所示的一样，门电路G5恰好在从计数器 C1输出最后一个计数信号QH之前仅为输入信号PIN输出一个“H”信 号。此外，门电路G6的输出将根据图15的(b)所示的触发器电路FF2的 Q输出变成如图15的(c)所示。这时，门电路G6的输出变成“H”，而 且触发器电路FF8在计数器C1的输出QA的上升边沿处保持触发器电路 FF2的Q输出，如图15的(d)所示，其结果，门电路G7的输出将变成如 图15的(e)所示，并且时钟信号CLK仅在门电路G7保持为“H”时传 送到触发器电路FF3-2和FF4-2，如图15的(f)所示。

一般，装置的功耗在时钟信号流经触发器电路时变得较高。但是， 由于根据本实施例这一周期已被缩短，因此能够提高时间测量装置的分 辨率而不需要增加功耗和提高时钟信号的频率。虽然与第一实施例相 比，在这一实施例中增加了多个元件，但由于数字元件(比模拟元件便 宜)可以用作被增加的元件。因而，可以降低时间测量装置的功耗而不 需要增加装置的成本。