时间数字转换器、全数字锁相环电路及方法 |
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| 申请号 | CN201410182088.3 | 申请日 | 2014-04-30 | 公开(公告)号 | CN103957005B | 公开(公告)日 | 2017-08-25 |
| 申请人 | 华为技术有限公司; | 发明人 | 周盛华; 李晓宇; | ||||
| 摘要 | 本 发明 公开了一种 时间数字转换器 ，其包括： 相位 插值 电路 和时间数字转换电路；相位插值电路用于接收第一参考时钟 信号 和第二参考 时钟信号 ，并将第一参考时钟信号和第二参考时钟信号进行相位插值，生成第三参考时钟信号，以及将第三参考时钟信号输出给时间数字转换电路；时间数字转换电路用于接收第三参考时钟信号以及第四时钟信号，第三参考时钟信号与第四时钟信号之间的 相位差 小于第一参考时钟信号与第四时钟信号之间的相位差，以及测量第三参考时钟信号与第四时钟信号的相位差，并将测量到的相位差转换为 数字信号 输出。本发明提供的时间数字转换器在保证时间 精度 的同时，能够减少时间数字转换电路中延时单元的使用量。 | ||||||
| 权利要求 | 1.一种时间数字转换器，其特征在于，包括：相位插值电路和与所述相位插值电路连接的时间数字转换电路； |
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| 说明书全文 | 时间数字转换器、全数字锁相环电路及方法技术领域背景技术[0002] 时间数字转换器主要应用于全数字锁相环电路，其作用是测量两个时钟信号之间的相位差，并将该相位差转换为数字信号。如图1所示，时间数字转换器包括延时电路101和判决电路102，延时电路101用于输入两个时钟信号，分别是外部参考时钟信号FREF和反馈时钟信号CKV，以及将这两个时钟信号进行延时，并通过判决电路102中的触发器触发后，获得两个时钟信号之间量化的时间间隔。其中，延时电路101可以由游标延时链组成，游标延时链包括第一延时链和第二延时链，FREF经过第一延时链中的一个延时单元可以延时的时间为τ1，CKV经过第二延时链中的一个延时单元可以延时的时间为τ2，其中τ1>τ2。当FREF在第一延时链中传输，CKV在第二延时链中传输时，这两个时钟信号每经过一个延时单元，它们之间的时间差就增加TR，其中TR＝(τ1-τ2)，该时间差TR即时间精度。假设经过N级延时单元之后输出序列Q发生了从1到0的转变，N为大于0的整数，序列Q＝[Q1，Q2，Q3，.....，QL]，则表示这两个信号上升沿之间的度量时间差为N·TR。因此，当时间精度确定时，FREF信号与CKV信号之间的度量时间差越大，则N越大，即需要的延时单元越多。因此，现有技术存在的问题是：当FREF信号与CKV信号之间的度量时间差较大时，为保证一定的时间精度，需要较多的延时单元，增加了电路规模。 发明内容[0003] 本发明的目的在于提供一种时间数字转换器，该时间数字转换器能够在保证时间精度的同时，减少时间数字转换电路中延时单元的使用量。 [0004] 本发明第一方面提供的一种时间数字转换器，包括：相位插值电路和与所述相位插值电路连接的时间数字转换电路； [0005] 所述相位插值电路用于接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和所述第二参考时钟信号进行相位插值，生成第三参考时钟信号，以及将所述第三参考时钟信号输出给所述时间数字转换电路； [0006] 所述时间数字转换电路用于接收所述第三参考时钟信号以及第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。 [0007] 结合本发明的第一方面，在第一方面的第一种可能实现的方式中，所述第四时钟信号为振荡器向所述时间数字转换器输出的时钟信号。 [0008] 结合本发明的第一方面或第一方面的第一种可能实现的方式，在第一方面的第二种可能实现的方式中，所述时间数字转换电路包括：第一延时链、第二延时链和M个触发器，M为大于或等于2的整数； [0009] 所述M个触发器中的第一个触发器的时钟输入端用于输入所述第三参考时钟信号，所述第一个触发器的数据输入端用于输入所述第四参考时钟信号； [0010] 所述第一延时链包括N级串联的第一延时单元，N＝M-1；其中，第一级第一延时单元的输入端用于输入所述第三参考时钟信号，第x级第一延时单元的输出端与所述M个触发器中的第x+1个触发器的时钟输入端相连，用于向所述第x+1个触发器的时钟输入端输入经过x级第一延时单元延时后的第三参考时钟信号；所述x为大于零且小于或等于N的整数； [0011] 所述第二延时链包括N级串联的第二延时单元，其中，第一级第二延时单元的输入端用于输入所述第四时钟信号；第x级第二延时单元的输出端与所述第x+1个触发器的数据输入端相连，用于向所述第x+1个触发器的数据输入端输入经过x级第二延时单元延时后的第四参考时钟信号； [0012] 其中，所述第一延时单元延时的时间大于所述第二延时单元延时的时间； [0013] 所述M个触发器的输出端用于输出所述数字信号。 [0014] 结合本发明的第一方面或第一方面的第一或第二种可能实现的方式，在第一方面的第三种可能实现的方式中， [0015] 所述相位插值电路包括第一差分电路和第二差分电路； [0016] 所述第一差分电路包括第一场效应管、第二场效应管和第一尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接第一尾电流源的输出端，所述第一尾电流源的控制端用于输入第一控制信号，所述第一控制信号用于调节所述第一尾电流源输出的电流；所述第一场效应管的栅端用于输入所述第一参考时钟信号，所述第二场效应管的栅端用于输入所述第一参考时钟信号的反相信号； [0017] 所述第二差分电路包括第三场效应管、第四场效应管和第二尾电流源，所述第三场效应管的源端和所述第四场效应管的源端分别连接第二尾电流源的输出端，所述第二尾电流源的控制端用于输入第二控制信号，所述第二控制信号用于调节所述第二尾电流源输出的电流；所述第三场效应管的栅端用于输入所述第二参考时钟信号，所述第四场效应管的栅端用于输入所述第二参考时钟信号的反相信号； [0019] 所述第二场效应管的漏端与所述第四场效应管的漏端相连，所述第二场效应管的漏端与所述第四场效应管的漏端分别通过所述第二负载连接至电压源； [0020] 其中，所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号；所述第一连接端分别连接所述第一场效应管的漏端与所述第三场效应管的漏端；所述第二连接端分别连接所述第二场效应管的漏端与所述第四场效应管的漏端。 [0021] 结合本发明第一方面的第三种可能实现的方式，在第一方面的第四种可能实现的方式中，所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。 [0022] 结合本发明第一方面或第一方面的第一至第三任意一种可能实现的方式，在第一方面的第五种可能实现的方式中，所述相位插值电路用于接收Y个不同相位的参考时钟信号，所述Y个不同相位的参考时钟信号包括所述第一参考时钟信号和所述第二参考时钟信号；Y为大于或等于2的整数； [0023] 所述相位插值电路包括Y个差分电路； [0024] 其中，每个差分电路包括第一场效应管、第二场效应管和尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接所述尾电流源的输出端，所述尾电流源的控制端用于输入控制信号，所述控制信号用于调节所述尾电流源输出的电流；所述第一场效应管的栅端用于输入所述Y个不同相位的参考时钟信号中的一个参考时钟信号，所述第二场效应管的栅端用于输入所述一个参考时钟信号的反相信号；所述每个差分电路中的第一场效应管的漏端都连接第一负载的第一连接端，并通过所述第一负载连接至电压源，所述每个差分电路中的第二场效应管的漏端都连接第二负载的第二连接端，通过所述第二负载连接至所述电压源；所述每个差分电路的第一场效应管的栅端输入的参考时钟信号之间存在相位差； [0025] 在同一时刻，所述至少两个差分电路中只有输入所述第一参考时钟信号的差分电路和输入所述第二参考时钟信号的差分电路中的尾电流源开启； [0026] 所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号。 [0027] 结合本发明第一方面的第五种可能实现的方式，在第一方面的第六种可能实现的方式中，所述Y个不同相位的参考时钟信号中相位差最大的两个参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。 [0028] 结合本发明第一方面的第五或第六种可能实现的方式，在第一方面的第七种可能实现的方式中，相邻差分电路的第一场效应管的栅端输入的参考时钟信号之间的相位差相等。 [0029] 结合本发明第一方面的第三至第六任意一种可能实现的方式，在第一方面的第八种可能实现的方式中，在同一时刻，所述Y个差分电路中只有一对相邻的差分电路中的尾电流源开启。 [0030] 结合本发明第一方面或第一方面的第一或第二种可能实现的方式，在第一方面的第九种可能实现的方式中，所述相位插值电路包括：由反相器组成的延迟网络单元和选择单元，所述延迟网络单元用于输入所述至少两个参考时钟信号，所述至少两个参考时钟信号包括第一参考时钟信号和第二参考时钟信号，将所述至少两个参考时钟信号进行延迟，向所述选择单元输出多个延迟后的时钟信号，所述选择单元用于从所述多个延迟后的时钟信号中选择出一个时钟信号作为第三参考时钟信号。 [0031] 本发明的第二方面提供一种全数字锁相环电路，包括：依次连接的如上所述的时间数字转换器、数字控制系统和振荡器，所述振荡器向所述时间数字转换器输出时钟信号。 [0032] 结合本发明第二方面，在第二方面的第一种可能实现方式中，所述时间数字转换器中的相位插值电路包括第一差分电路和第二差分电路； [0033] 所述第一差分电路包括第一场效应管、第二场效应管和第一尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接第一尾电流源的输出端，所述第一尾电流源的控制端用于输入第一控制信号，所述第一控制信号用于调节所述第一尾电流源输出的电流；所述第一场效应管的栅端用于输入所述第一参考时钟信号，所述第二场效应管的栅端用于输入所述第一参考时钟信号的反相信号； [0034] 所述第二差分电路包括第三场效应管、第四场效应管和第二尾电流源，所述第三场效应管的源端和所述第四场效应管的源端分别连接第二尾电流源的输出端，所述第二尾电流源的控制端用于输入第二控制信号，所述第二控制信号用于调节所述第二尾电流源输出的电流；所述第三场效应管的栅端用于输入所述第二参考时钟信号，所述第四场效应管的栅端用于输入所述第二参考时钟信号的反相信号； [0035] 所述第一场效应管的漏端与所述第三场效应管的漏端相连，所述第一场效应管的漏端与所述第三场效应管的漏端分别通过所述第一负载连接至电压源； [0036] 所述第二场效应管的漏端与所述第四场效应管的漏端相连，所述第二场效应管的漏端与所述第四场效应管的漏端分别通过所述第二负载连接至电压源； [0037] 其中，所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号；所述第一连接端分别连接所述第一场效应管的漏端与所述第三场效应管的漏端；所述第二连接端分别连接所述第二场效应管的漏端与所述第四场效应管的漏端； [0038] 所述数字控制系统用于向所述相位插值电路输入所述第一控制信号和所述第二控制信号。 [0039] 结合本发明第二方面的第一种可能实现方式，在第二方面的第二种可能实现方式中，所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。 [0040] 结合本发明第二方面的第一种可能实现方式，在第二方面的第三种可能实现方式中，所述相位插值电路用于接收Y个不同相位的参考时钟信号，所述Y个不同相位的参考时钟信号包括所述第一参考时钟信号和所述第二参考时钟信号；Y为大于或等于2的整数； [0041] 所述相位插值电路包括Y个差分电路； [0042] 其中，每个差分电路包括第一场效应管、第二场效应管和尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接所述尾电流源的输出端，所述尾电流源的控制端用于输入控制信号，所述控制信号用于调节所述尾电流源输出的电流；所述第一场效应管的栅端用于输入所述Y个不同相位的参考时钟信号中的一个参考时钟信号，所述第二场效应管的栅端用于输入所述一个参考时钟信号的反相信号；所述每个差分电路中的第一场效应管的漏端都连接第一负载的第一连接端，并通过所述第一负载连接至电压源，所述每个差分电路中的第二场效应管的漏端都连接第二负载的第二连接端，通过所述第二负载连接至所述电压源；所述每个差分电路的第一场效应管的栅端输入的参考时钟信号之间存在相位差； [0043] 在同一时刻，所述至少两个差分电路中只有输入所述第一参考时钟信号的差分电路和输入所述第二参考时钟信号的差分电路中的尾电流源开启； [0044] 所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号； [0045] 所述数字控制系统用于向所述每个差分电路中的相位插值电路输入所述控制信号。 [0046] 结合本发明第二方面的第三种可能实现方式，在第二方面的第四种可能实现方式中，所述Y个不同相位的参考时钟信号中相位差最大的两个参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。 [0047] 结合本发明第二方面的第三或第四种可能实现方式，在第二方面的第五种可能实现方式中，相邻差分电路的第一场效应管的栅端输入的参考时钟信号之间的相位差相等。 [0048] 结合本发明第二方面的第三至第五任意一种可能实现方式，在第二方面的第六种可能实现方式中，在同一时刻，所述Y个差分电路中只有一对相邻的差分电路中的尾电流源开启。 [0049] 结合本发明第二方面，在第二方面的第七种可能实现方式中，所述相位插值电路包括：由反相器组成的延迟网络单元和选择单元，所述延迟网络单元用于输入第一参考时钟信号和第二参考时钟信号，将所述第一参考时钟信号和第二参考时钟信号进行延迟，向所述选择单元输出多个延迟后的时钟信号，所述选择单元用于从所述多个延迟后的时钟信号中选择出一个时钟信号作为第三参考时钟信号。 [0050] 本发明的第三方面提供一种时间数字转换方法，包括：所述时间数字转换器接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和第二参考时钟信号进行相位插值，生成第三参考时钟信号； [0051] 所述时间数字转换器接收第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。 [0052] 结合本发明第三方面，在第三方面的第一种可能实现方式中，所述第四时钟信号为振荡器向所述时间数字转换器输出的时钟信号。 [0053] 结合本发明第三方面或第三方面的第一种可能实现方式，在第三方面的第二种可能实现方式中，所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。 [0054] 本发明提供的时间数字转换器先将第一参考时钟信号和第二参考时钟信号进行插值，获得第三参考时钟信号，再测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。由于第三参考时钟信号与第四时钟信号之间的相位差小于第四时钟信号与第一参考时钟信号之间的相位差，即时间数字转换电路所需转换的相位差小，因此，该时间数字转换器能够在保证时间精度的同时，减少时间数字转换电路中延时单元的使用量。此外，由于相位插值电路的规模比时间数字转换电路中的延时链的规模小，电路更加简单，因此，本发明提供的时间数字转换器还减小了电路规模，从而降低了电路的功耗和器件的成本。附图说明 [0055] 图1是现有的时间数字转换器的电路结构示意图； [0056] 图2是本发明提供的一种时间数字转换器的结构示意图； [0057] 图3是本发明时间数字转换器中的时间数字转换电路结构示意图； [0058] 图4是本发明时间数字转换器中的一种相位插值电路结构示意图； [0059] 图5是本发明时间数字转换器中的另一种相位插值电路结构示意图； [0060] 图6是本发明时间数字转换器中的又一种相位插值电路结构示意图； [0061] 图7是本发明提供的一种全数字锁相环电路结构示意图； [0062] 图8是本发明提供的一种时间数字转换方法流程示意图。 具体实施方式[0063] 以下列举实施例对本发明进行介绍。 [0064] 如图2所示，本发明实施例提供一种时间数字转换器，所述时间数字转换器可以应用于全数字锁相环电路，其包括：相位插值电路201和与所述相位插值电路201连接的时间数字转换电路202。 [0065] 所述相位插值电路201用于接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和第二参考时钟信号进行相位插值，生成第三参考时钟信号，以及将所述第三参考时钟信号输出给所述时间数字转换电路202。 [0066] 所述时间数字转换电路202用于接收所述第三参考时钟信号以及第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。 [0067] 在本实施例中，如图3所示，时间数字转换电路可以包括：第一延时链301、第二延时链302和M个触发器303，M为大于或等于2的整数；所述M个触发器中的第一个触发器的时钟输入端用于输入所述第三参考时钟信号，所述第一个触发器的数据输入端用于输入所述第四参考时钟信号；所述第一延时链301包括N级串联的第一延时单元，N＝M-1；其中，第一级第一延时单元的输入端用于输入所述第三参考时钟信号，第x级第一延时单元的输出端与所述M个触发器中的第x+1个触发器的时钟输入端相连，用于向所述第x+1个触发器的时钟输入端输入经过x级第一延时单元延时后的第三参考时钟信号；所述x为大于零且小于或等于N的整数；所述第二延时链302包括N级串联的第二延时单元，其中，第一级第二延时单元的输入端用于输入所述第四时钟信号；第x级第二延时单元的输出端与所述第x+1个触发器的数据输入端相连，用于向所述第x+1个触发器的数据输入端输入经过x级第二延时单元延时后的第四参考时钟信号；其中，所述第一延时单元延时的时间大于所述第二延时单元延时的时间；所述M个触发器303的输出端用于输出所述数字信号。 [0068] 例如，所述相位插值电路接收的所述第一参考时钟信号和所述第二参考时钟信号可以是多相时钟信号产生电路产生的两个不同相位的参考时钟信号，所述时间数字转换电路接收的第四时钟信号可以为锁相环电路中的振荡器向所述时间数字转换器输出的时钟信号，具体可以为时钟信号CKV。其中所述第一参考时钟信号为参考时钟信号FREFA，所述第二参考时钟信号为参考时钟信号FREFB。对参考时钟信号FREFA和参考时钟信号FREFB进行插值得到的第三参考时钟信号可以表示为FREF_D，参考时钟信号FREF_D的相位介于参考时钟信号FREFA和参考时钟信号FREFB之间，而且参考时钟信号FREF_D与所述时间数字转换电路接收的时钟信号CKV之间的相位差小于参考时钟信号FREFA与时钟信号CKV之间的相位差。如图3所示，所述时间数字转换电路接收参考时钟信号FREF_D与时钟信号CKV，参考时钟信号FREF_D每经过第一延时链中的一个第一延时单元则延时τ1，时钟信号CKV每经过第二延时链中的一个第二延时单元则延时τ2，其中，τ1大于τ2，参考时钟信号FREF_D和时钟信号CKV每经过一个延时单元，二者之间的时间差增加一个TR，其中TR＝(τ1-τ2)，该时间差TR即为时间精度。当参考时钟信号FREF_D经过N级第一延时单元，时钟信号CKV经过N级第二延时单元之后，输出序列Q发生了从1到0的转变，序列Q＝[Q1，Q2，Q3，.....，QL]，则表示参考时钟信号FREF_D的上升沿与时钟信号CKV的上升沿之间的度量时间差为N·TR。由于参考时钟信号FREF_D与时钟信号CKV之间的相位差较小，因此，本实施例提供的时间数字转换器在保证TR不变的前提下，可以减少第一延时链中的第一延时单元的级数和第二延时链中的第二延时单元的级数。 [0069] 在上述实施例中，如图4所示，所述相位插值电路可以包括第一差分电路401和第二差分电路402；所述第一差分电路401包括第一场效应管403、第二场效应管404和第一尾电流源405，所述第一场效应管403的源端和所述第二场效应管404的源端分别连接第一尾电流源405的输出端，所述第一尾电流源405的控制端用于输入第一控制信号，所述第一控制信号用于调节所述第一尾电流源405输出的电流I1；在图4中，所述第一控制信号表示为Ctrl1。所述第一场效应管403的栅端用于输入所述第一参考时钟信号，所述第二场效应管404的栅端用于输入所述第一参考时钟信号的反相信号；在图4中，所述第一参考时钟信号为参考时钟信号FREFA，所述第一参考时钟信号的反相信号表示为 所述第二差分电路402包括第三场效应管406、第四场效应管407和第二尾电流源408，所述第三场效应管 406的源端和所述第四场效应管407的源端分别连接第二尾电流源408的输出端，所述第二尾电流源408的控制端用于输入第二控制信号，所述第二控制信号用于调节所述第二尾电流源408输出的电流I2；在图4中，所述第二控制信号表示为Ctrl2。所述第三场效应管406的栅端用于输入所述第二参考时钟信号，所述第四场效应管407的栅端用于输入所述第二参考时钟信号的反相信号。所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。在图4中，所述第二参考时钟信号为参考时钟信号FREFB，所述第一参考时钟信号的反相信号表示为 所述第一场效应管403的漏端与所述第三场效应管406的漏端相连，所述第一场效应管403的漏端与所述第三场效应管406的漏端分别通过所述第一负载连接至电压源；所述第二场效应管404的漏端与所述第四场效应管407的漏端相连，所述第二场效应管404的漏端与所述第四场效应管407的漏端分别通过所述第二负载连接至电压源；其中，所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号；所述第一连接端分别连接所述第一场效应管 403的漏端与所述第三场效应管406的漏端；所述第二连接端分别连接所述第二场效应管 404的漏端与所述第四场效应管407的漏端。 [0070] 以下结合上述实施例中的相位插值电路和时间数字转换电路以及图2-4，对本发明作进一步说明。 [0071] 具体的，假设FREFA和FREFB的相位差表示为ph_delta，ph_delta大于或等于第四时钟信号CKV的周期，FREFA的相位领先FREFB。通过调节输入相位插值电路的控制信号Ctrl1和Ctrl2可得到相位介于FREFA和FREFB之间的第三参考时钟信号FREF_D。假设将ph_delta均分为Z份，则FREF_D和FREFA之间的相位差phx可以表示为 其中k由所述第一差分电路中第一尾电流源输出的电流与所述第二差分电路中第二尾电流源输出的电流比例决定，Z由二者之和决定，k和Z都为大于0的整数，且k小于等于Z。 [0072] 在锁相环电路中，为了获得FREFA和CKV之间的时间差，通过第一控制信号调节第一尾电流源输出的电流，通过第二控制信号调节第二尾电流源输出的电流，使得CKV和FREF_D之间的相位差小于 那么所述时间数字转换电路只需测量相位差所述时间数字转换电路中的延时链的延时单元的级N只需满足 当FREF_D经过N级第一延时单元的延时，CKV经过N级第二延时单元的延时 后，输出序列Q发生了从1至0的转变，FREF_D与CKV上升沿之间的度量时间差为N·TR，由此可得FREFA与CKV上升沿之间的度量时间差为phx与N·TR之和。由于 小于FREFA 与CKV之间的相位差，因此，所述时间数字转换器可以在保证时间精度TR不降低的前提下，减少时间数字转换电路中延时单元的级数。由于相位插值电路的规模比时间数字转换电路中的延时链的规模小，电路更加简单，因此，本发明提供的时间数字转换器还减小了时间数字转换器的电路规模，从而降低了时间数字转换器的功耗和器件的成本。此外，本实施例中相位插值电路输出的FREFA是由两个差分电路的尾电流的比值控制，受到工艺电压温度因素的影响极小，提高了电路的可靠性。由于相位插值电路输出的信号的相位是确定的，便于数字实现，算法的复杂度大大降低，而且由于相位差值电路的工作频率为参考时钟频率，参考时钟频率较小，电路的功耗进一步降低。 [0073] 在上述实施例中，所述相位插值电路还可以为另外一种电路，所述相位插值电路用于接收Y个不同相位的参考时钟信号，所述Y个不同相位的参考时钟信号包括所述第一参考时钟信号和所述第二参考时钟信号；Y为大于或等于2的整数；所述相位插值电路包括Y个差分电路；其中，每个差分电路包括第一场效应管、第二场效应管和尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接所述尾电流源的输出端，所述尾电流源的控制端用于输入控制信号，所述控制信号用于调节所述尾电流源输出的电流；所述第一场效应管的栅端用于输入所述Y个不同相位的参考时钟信号中的一个参考时钟信号，所述第二场效应管的栅端用于输入所述一个参考时钟信号的反相信号；所述每个差分电路中的第一场效应管的漏端都连接第一负载的第一连接端，并通过所述第一负载连接至电压源，所述每个差分电路中的第二场效应管的漏端都连接第二负载的第二连接端，通过所述第二负载连接至所述电压源；所述每个差分电路的第一场效应管的栅端输入的参考时钟信号之间存在相位差；在同一时刻，所述至少两个差分电路中只有输入所述第一参考时钟信号的差分电路和输入所述第二参考时钟信号的差分电路中的尾电流源开启；所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号。 [0074] 在本发明实施例中，相邻差分电路的第一场效应管的栅端输入的参考时钟信号之间的相位差相等，以便于选择需要运行的差分电路，生成需要的FREF_D。例如，将第一差分电路401输入的参考时钟信号FREFA与第二差分电路402输入的参考时钟信号FREFB之间的相位差称为第一相位差，将第二差分电路402输入的参考时钟信号FREFB与第三差分电路409输入的参考时钟信号FREFC之间的相位差称为第二相位差，第一相位差等于第二相位差。所述Y个不同相位的参考时钟信号中相位差最大的两个参考时钟信号之间的相位差大于或等于输入所述时间数字转换电路的所述第四时钟信号的周期时间。 [0075] 如图5所示，相位插值电路包含了x个差分电路，如第一差分电路401、第二差分电路402、第三差分电路409和第x差分电路410，X为大于1的整数。在X个差分电路中，相邻差分电路的第一场效应管的栅端输入的参考时钟信号之间的相位差相等。参考时钟的相位数为X，依相位由前往后的次序次记为FREFA/FREFB/FREFC……FREFX，则FREA和FREFX之间的相位差ph_delta*(X-1)应该大于等于CKV的一个周期，即(X-1)·ph_delta≥Tckv。 [0076] 其中，输入第一差分电路401的参考时钟信号为EREFA和 是EREFA的反相信号，输入第一差分电路401的控制信号表示为Ctrl1； [0077] 输入第二差分电路402的参考时钟信号为EREFB和 是EREFB的反相信号，输入第二差分电路402的控制信号表示为Ctrl2； [0078] 输入第三差分电路409的参考时钟信号为EREFC和 是EREFC的反相信号，输入第三差分电路409的控制信号表示为Ctrl3； [0079] 输入第X差分电路410的参考时钟信号为EREFX和 是EREFX的反相信号，输入第一差分电路401的控制信号表示为Ctrlx。 [0080] 但在同一时刻，所述X个差分电路中只有两个差分电路工作，其他差分电路停止运行。通过控制信号Ctrl1、Ctrl2、Ctrl3……Ctrlx可以控制各个差分电路的运行。例如，当控制信号Ctrl3……Ctrlx控制第三差分电路409至第X差分电路410的尾电流源停止输出电流I3……Ix，控制信号Ctrl1和Ctrl2分别控制第一差分电路401和第二差分电路402的的尾电流源输出电流I1、I2时，第三差分电路409至第X差分电路410停止运行，只有第一差分电路401和第二差分电路402运行。 [0081] 优选的，在同一时刻，所述至少两个差分电路中只有一对相邻的差分电路中的尾电流源输出电流。例如，只有第一差分电路401与第二差分电路402中的尾电流源输出电流，其他差分电路的尾电流源停止输出电流，停止运行。 [0082] 在上述实施例中，如图6所示，所述相位插值电路还可以为另外一种电路，所述相位插值电路包括：由反相器组成的延迟网络单元601和选择单元602，所述延迟网络单元601用于输入所述至少两个参考时钟信号，所述至少两个参考时钟信号可以包括第一参考时钟信号和第二参考时钟信号；以及用于将所述至少两个参考时钟信号进行延迟，向所述选择单元602输出多个延迟后的时钟信号，所述选择单元602用于从所述多个延迟后的时钟信号中选择出一个时钟信号作为第三参考时钟信号。在图6中，延迟网络单元601输入多相时钟中相邻的两项例如FREFA和FREFB，FREFA、FREFB的相位为φA、φB，FREFA和FREFB单独或相互组合经过延迟网络单元104不同延迟通道后，输出一系列具有固定相位差的信号，如φA100、φA75、φA50、φA25、φB100等(相位差依次相差以恒定值)。选择单元105根据数字锁相环的控制系统产生的控制信号CTR从中选择出一个作为输出信号FREF_D。 [0083] 需要指出的是，在本发明中，所述相位插值电路还可以为其他种形式的电路，并不局限于以上所列举的相位插值电路。 [0084] 如图7所示，本发明实施例还提供一种全数字锁相环电路，其包括：依次连接的时间数字转换器701、数字控制系统702和振荡器703，所述振荡器703向所述时间数字转换器输出时钟信号。 [0085] 所述时间数字转换器701包括：相位插值电路和与所述相位插值电路连接的时间数字转换电路。 [0086] 所述相位插值电路用于接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和第二参考时钟信号进行相位插值，生成第三参考时钟信号，所述第三参考时钟信号的相位介于所述第一参考时钟信号的相位和所述第二参考时钟信号的相位之间，以及将所述第三参考时钟信号输出给所述时间数字转换电路。 [0087] 所述时间数字转换电路用于接收所述第三参考时钟信号以及第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。 [0088] 可选的，所述第四时钟信号为振荡器向所述时间数字转换器701输出的时钟信号。 [0089] 可选的，所述时间数字转换电路包括：第一延时链、第二延时链和M个触发器，M为大于或等于2的整数。 [0090] 所述M个触发器中的第一个触发器的时钟输入端用于输入所述第三参考时钟信号，所述第一个触发器的数据输入端用于输入所述第四参考时钟信号。 [0091] 所述第一延时链包括N级串联的第一延时单元，N＝M-1。其中，第一级第一延时单元的输入端用于输入所述第三参考时钟信号，第x级第一延时单元的输出端与所述M个触发器中的第x+1个触发器的时钟输入端相连，用于向第x+1个触发器的时钟输入端输入经过x级第一延时单元延时后的第三参考时钟信号。所述x为大于零且小于或等于N的整数。 [0092] 所述第二延时链包括N级串联的第二延时单元，其中，第一级第二延时单元的输入端用于输入所述第四时钟信号。第x级第二延时单元的输出端与第x+1个触发器的数据输入端相连，用于向第x+1个触发器的数据输入端输入经过x级第二延时单元延时后的第四参考时钟信号。 [0093] 其中，所述第一延时单元延时的时间大于所述第二延时单元延时的时间。 [0094] 所述M个触发器的输出端用于输出所述数字信号。 [0095] 可选的，所述时间数字转换器701中的相位插值电路包括第一差分电路和第二差分电路。 [0096] 所述第一差分电路包括第一场效应管、第二场效应管和第一尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接第一尾电流源的输出端，所述第一尾电流源的控制端用于输入第一控制信号，所述第一控制信号用于调节所述第一尾电流源输出的电流。所述第一场效应管的栅端用于输入所述第一参考时钟信号，所述第二场效应管的栅端用于输入所述第一参考时钟信号的反相信号。 [0097] 所述第二差分电路包括第三场效应管、第四场效应管和第二尾电流源，所述第三场效应管的源端和所述第四场效应管的源端分别连接第二尾电流源的输出端，所述第二尾电流源的控制端用于输入第二控制信号，所述第二控制信号用于调节所述第二尾电流源输出的电流。所述第三场效应管的栅端用于输入所述第二参考时钟信号，所述第四场效应管的栅端用于输入所述第二参考时钟信号的反相信号。 [0098] 所述第一场效应管的漏端与所述第三场效应管的漏端相连，所述第一场效应管的漏端与所述第三场效应管的漏端分别通过所述第一负载连接至电压源。 [0099] 所述第二场效应管的漏端与所述第四场效应管的漏端相连，所述第二场效应管的漏端与所述第四场效应管的漏端分别通过所述第二负载连接至电压源。 [0100] 其中，所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号；所述第一连接端分别连接所述第一场效应管的漏端与所述第三场效应管的漏端；所述第二连接端分别连接所述第二场效应管的漏端与所述第四场效应管的漏端。 [0101] 所述数字控制系统用于向所述相位插值电路输入所述第一控制信号和所述第二控制信号。 [0102] 所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。 [0103] 可选的，所述相位插值电路用于接收至少两个时钟信号，所述至少两个时钟信号包括所述第一参考时钟信号和所述第二参考时钟信号。 [0104] 可选的，所述相位插值电路用于接收Y个不同相位的参考时钟信号，所述Y个不同相位的参考时钟信号包括所述第一参考时钟信号和所述第二参考时钟信号。Y为大于或等于2的整数。 [0105] 所述相位插值电路包括Y个差分电路。 [0106] 其中，每个差分电路包括第一场效应管、第二场效应管和尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接所述尾电流源的输出端，所述尾电流源的控制端用于输入控制信号，所述控制信号用于调节所述尾电流源输出的电流。所述第一场效应管的栅端用于输入所述至少两个参考时钟信号中的一个参考时钟信号，所述第二场效应管的栅端用于输入所述一个参考时钟信号的反相信号。所述每个差分电路中的第一场效应管的漏端都连接第一负载的第一连接端，并通过所述第一负载连接至电压源，所述每个差分电路中的第二场效应管的漏端都连接第二负载的第二连接端，通过所述第二负载连接至所述电压源。所述每个差分电路的第一场效应管的栅端输入的参考时钟信号之间存在相位差。 [0107] 在同一时刻，所述至少两个差分电路中只有输入所述第一参考时钟信号的差分电路和输入所述第二参考时钟信号的差分电路中的尾电流源开启。 [0108] 所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号。 [0109] 所述数字控制系统用于向所述每个差分电路中的相位插值电路输入所述控制信号。 [0110] 可选的，相邻差分电路的第一场效应管的栅端输入的参考时钟信号之间的相位差相等。 [0111] 可选的，在同一时刻，所述至少两个差分电路中只有一对相邻的差分电路中的尾电流源输出电流。 [0112] 可选的，所述相位插值电路包括：反相器组成的延迟网络单元和选择单元，所述延迟网络单元用于输入第一参考时钟信号和第二参考时钟信号，将所述第一参考时钟信号和第二参考时钟信号进行延迟，向所述选择单元输出多个延迟后的时钟信号，所述选择单元用于从所述多个延迟后的时钟信号中选择出一个时钟信号作为第三参考时钟信号。 [0113] 如图8所示，本发明实施例还提供一种时间数字转换方法，该方法可以应用于本发明提供的时间数字转换器。该方法具体可以包括： [0114] 801、所述时间数字转换器接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和第二参考时钟信号进行相位插值，生成第三参考时钟信号。 [0115] 802、所述时间数字转换器接收第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。 [0116] 可选的，所述第四时钟信号为振荡器向所述时间数字转换器输出的时钟信号。 [0117] 可选的，所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。 [0118] 本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器(ROM，Read Only Memory)、随机存取记忆体(RAM，Random Access Memory)、磁盘或光盘等。 [0119] 以上对本发明实施例所提供的时间数字转换器、全数字锁相环电路和时间数字转换方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。 |
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