物理量测定装置、物理量测定方法 |
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| 申请号 | CN201310199133.1 | 申请日 | 2013-05-24 | 公开(公告)号 | CN103427828A | 公开(公告)日 | 2013-12-04 |
| 申请人 | 横河电机株式会社; | 发明人 | 大岛明浩; 浓野友人; | ||||
| 摘要 | 一种物理量测定装置，其在以基准时钟对连续脉冲的输入 信号 的脉冲间隔进行计数时，不提高基准时钟的 频率 而使计数 精度 提高。该物理量测定装置具有：同步部，其使 输入信号 和基准时钟同步而生成同步输入信号；计数部，其以n个周期为1个单元，对同步输入信号1个单元中所包含的基准时钟的个数的与n个单元相当的合计值〈N〉进行测定；尾数产生部，其产生尾数信号；尾数累计部，其针对2n次尾数信号，将基于前半部分的n次的尾数信号的值相加，将基于后半部分的n次的尾数信号的值相减而输出尾数累计信号；校正计数部，其将尾数累计信号变换为基准时钟的个数〈dN〉；以及运算部，其计算输入信号1个单元中所包含的基准时钟的个数。 | ||||||
| 权利要求 | 1.一种物理量测定装置，其特征在于，具有： |
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| 说明书全文 | 物理量测定装置、物理量测定方法技术领域背景技术[0002] 通过检测连续脉冲的输入信号的上升沿或下降沿，以已知频率的基准时钟对其间隔进行计数，从而能够测定输入信号的频率或脉冲间隔等物理量。利用该脉冲数计数技术而得到的频率测定装置、脉冲间隔测定装置等物理量测定装置已经被实用化。 [0003] 通常，输入信号与基准时钟非同步地变动，因此，在物理量测定装置中，使输入信号与基准时钟同步而变换为同步输入信号，以基准时钟对同步输入信号的边沿间隔进行计数。 [0004] 图13是表示当前的物理量测定装置的一个例子的频率测定装置的结构的框图。如本图所示，频率测定装置400具有：同步电路410、计数电路420和运算电路430，输入输入信号fin和基准时钟CLK，测定输入信号fin的频率。 [0005] 同步电路410使输入信号fin与基准时钟CLK同步而生成同步输入信号Fin。图14是说明基准时钟CLK和输入信号fin和同步输入信号Fin之间的关系的时序图。在此，各信号均以脉冲的上升沿为基准。下面的说明也是同样。 [0006] 如果在某定时输入信号fin上升，则同步电路410在下一个基准时钟CLK的上升定时生成脉冲。通过重复该处理，如图14所示，生成同步输入信号Fin。 [0007] 计数电路420在对同步输入信号Fin的上升沿进行规定次数计数期间，对基准时钟CLK的次数进行计数。由于基准时钟CLK的频率已知，因此，通过运算电路430运算同步输入信号Fin的频率。 [0008] 同步输入信号Fin是使输入信号fin和基准时钟CLK同步而生成的，因此，运算电路430将运算得到的同步输入信号Fin的频率视作输入信号fin的频率，作为输入信号fin的频率测定结果而输出。 [0009] 在本图的例子中，在对同步输入信号Fin进行5次计数的期间、即同步输入信号Fin的4个周期内对基准时钟CLK进行计数，在同步输入信号Fin的周期F1至F4期间，基准时钟CLK被计数13次。因此，同步输入信号Fin的周期是基准时钟CLK的13/4倍。因此，如果将基准时钟CLK的频率设为100MHz，则同步输入信号Fin的频率为100MHz÷（13/4）=30.8MHz，运算电路430作为输入信号fin的频率测定结果而输出30.8MHz。 [0010] 通常，频率测定装置400为了防止测定结果的波动，重复多次测定，计算平均值作为测定结果而输出。在此情况下，如果在前一个测定结束后开始下一个测定，则测定时间长，损失测定的实时性。为了防止上述情况，通过错开测定期间且并行地计数，从而能够缩短测定时间。 [0011] 然而，如果并行地进行计数，则例如在计算K次测定的平均值的情况下，需要k个对基准时钟进行计数的计数器。为了避免该繁琐情况，在非专利文献1中示出了下述技术，即，通过将对基准时钟进行计数的同步输入信号Fin的周期数和测定次数设为相同的n，从而设置1个用于对基准时钟进行计数的计数器即可，通过相加或相减，可得到n次测定的平均值。 [0012] 如图15所示，考虑下述情况，即，对于在对同步输入信号Fin进行n+1次计数期间、即同步输入信号Fin的n个周期（称为1个单元）内对基准时钟的次数的计数，一边错开测定期间一边对重复n次时的基准时钟的合计值〈N〉进行计算。各测定期间针对每个同步输入信号Fin开始。此外，n例如设为规定的基准时间T内的同步输入信号Fin的上升次数。 [0013] 如果将第i次的测定所得到的基准时钟的个数设为Cc（i），则n次测定的平均值〈Nav〉由【式1】得到。 [0014] 【式1】 [0015] [0016] 在此，如果将从最初的测定开始进行计数的第k个基准时钟表示为Pk，则Cc（1）可表示为Cc（1）=Pn+1－P1，下面，可表示为Cc（2）=Pn+2－P2、…、Cc（n）=P2n－Pn。此时，P1至Pn是第1次至第n次的测定开始时的基准时钟的计数值，Pn+1至P2n是第1次至第n次的测定结束时的基准时钟的计数值。 [0017] 使用计数值Pk，【式1】可变形为【式2】。在此，〈Nsum〉是n次测定的基准时钟的合计个数（∑Cc（i））。 [0018] 【式2】 [0019] [0020] [0021] [0022] [0023] [0024] 如【式2】所示，n次测定的基准时钟的合计个数〈Nsum〉，可以通过将计数值P1至Pn相减，将计数值Pn+1至P2n相加而得到。 [0025] 如上所述，通过将成为基准的同步输入信号Fin的周期数和测定的次数设为相同的n，无需针对n次中的每一次测定而单独地对基准时钟进行计数，从测定开始对基准时钟CLK进行计数的计数器1个就足够。 [0026] 如果对同步输入信号Fin的n个周期内的基准CLK的次数测定的n次的合计个数〈Nsum〉进行计数，则每一次的测定的平均值〈Nav〉是〈Nsum〉/n，因此同步输入信号Fin的频率νfin由【式3】得到。在这里，νCLK是基准时钟CLK的频率。 [0027] 【式3】 [0028] [0029] [0030] 专利文献1：日本特开2004－198393号公报 [0031] 非 专 利 文 献 1：J.J.Snyder“AN ULTRA-HIGH RESOLUTION FREQUENCY METER”Proc.35th Ann.Freq.Control Symposium，USAERADCOM，Ft.Monmouth，NJ，07703，May1981 [0032] 如上述所示，通过将成为基准的同步输入信号Fin的周期数和测定的次数设为相同，从而设置1个用于对基准时钟CLK进行计数的计数器即可，通过基准时钟CLK的计数值的相加或相减，可得到基准时钟CLK和同步输入信号Fin的周期比的平均值。 [0033] 在此，同步输入信号Fin是使测定对象的输入信号fin与基准时钟CLK同步而得到的，因此，如图16所示，输入信号fin和同步输入信号Fin会产生小于基准时钟周期的偏差。 [0034] 具体来说，在用于计数的同步输入信号Fin的1个单元的测定间隔和输入信号fin的实际间隔中，存在前尾数的偏差和后尾数的偏差。前尾数是比实际的间隔短的量，后尾数是比实际的间隔长的量，因此，前尾数和后尾数之间的差成为误差。 [0035] 从输入信号向同步输入信号变换时产生的误差作为测定结果的频率的误差而表现，因此，希望减少变换误差。为了减小变换误差考虑提高基准时钟的频率，但会导致消耗电力的增加，所以不优选，另外，由于其他的限制，基准时钟的频率受到限制，不容易提高。 [0036] 因此，本发明的目的在于，在以基准时钟对连续脉冲的输入信号的脉冲间隔进行计数时，不提高基准时钟的频率，使计数精度提高。 发明内容[0037] 为了解决上述课题，本发明设计一种物理量测定装置，其特征在于，具有： [0038] 同步部（110），其根据具有连续脉冲列的输入信号，生成与基准时钟同步的同步输入信号； [0039] 计数部（120），其对所述同步输入信号的n个单元中分别包含的所述基准时钟的脉冲的合计即合计数（Nsum）进行测定，其中，所述同步输入信号的各单元由所述同步输入信号的n个周期构成，n是大于或等于1的自然数； [0040] 尾数产生部（141），其基于所述同步输入信号相对于所述输入信号的延迟时间，产生2n次的尾数信号； [0041] 尾数累计部（142），其对于所述2n次的尾数信号，从n个前半尾数信号的合计值减去n个后半尾数信号的合计值，生成尾数累计信号； [0042] 校正计数部（143），其将所述尾数累计信号变换为所述基准时钟的脉冲的个数（dNsum）；以及 [0043] 运算部（130），其基于所述合计数（Nsum）、所述个数（Nsum）及自然数n，计算所述输入信号的1个单元中所包含的所述基准时钟的脉冲的平均个数（Nrave），其中，所述输入信号的1个单元由所述输入信号的n个周期构成。 [0044] 在这里，所述运算部（130）还基于所述计算出的平均个数（Nrave）和所述基准时钟的频率，计算所述输入信号的频率。 [0045] 此外，所述尾数累计部（142）具有积分器，其积蓄与所述n个前半尾数信号的合计值相对应的电荷，释放与所述n个后半尾数信号的合计值相对应的电荷。 [0046] 此外，所述尾数累计部（142）产生与所述积分器中剩余充电量相对应宽度的脉冲，基于所述产生的脉冲宽度而生成所述尾数累计信号。 [0047] 此外，所述尾数产生部（141），使所述n个前半尾数信号预先或逐渐增加规定量，以使得即使在释放与所述n个后半尾数信号的合计值相对应的电荷后，所述积分器中剩余的充电量也比基准值大， [0048] 所述运算部（130），在计算所述平均个数（Nrave）时，减去相当于所述规定量的值。 [0049] 此外，所述尾数累计部（142），判定在释放与所述n个后半尾数信号的合计值相对应的电荷后所述积分器中剩余充电量是否大于或等于基准值，对应于判定结果，切换脉冲产生机构。 [0050] 本发明还涉及一种物理量测定装置，其特征在于，具有： [0051] 同步部（110），其根据具有连续脉冲列的输入信号，生成与基准时钟同步的同步输入信号； [0052] 计数部（120），其对所述同步输入信号的n个单元中分别包含的所述基准时钟的脉冲的合计即合计数（Nsum）进行测定，其中，所述同步输入信号的各单元由所述同步输入信号的n个周期构成，n是大于或等于1的自然数； [0053] 尾数产生部（141），其基于所述同步输入信号相对于所述输入信号的延迟时间，产生2n次的尾数信号； [0054] 前半尾数累计部（142a），其对于所述2n次的尾数信号，将n个前半尾数信号的各个值相加而生成前半尾数累计信号； [0055] 后半尾数累计部（142b），其对于所述2n次的尾数信号，将n个后半尾数信号的各个值相加而生成后半尾数累计信号； [0056] 前半校正计数部（143a），其将所述前半尾数累计信号变换为所述基准时钟的脉冲的个数（dNa）； [0057] 后半校正计数部（143b），其将所述后半尾数累计信号变换为所述基准时钟的脉冲的个数（dNb）；以及 [0058] 运算部（130），其基于所述合计数（Nsum）、所述个数（dNa）、所述个数（dNb）及自然数n，计算所述输入信号的1个单元中所包含的所述基准时钟的脉冲的平均个数（Nrave），其中，所述输入信号的1个单元由所述输入信号的n个周期构成。 [0059] 为了解决上述课题，本发明涉及一种物理量测定方法，其特征在于，具有下述工序： [0060] （a）根据具有连续脉冲列的输入信号，生成与基准时钟同步的同步输入信号； [0061] （b）对所述同步输入信号的n个单元中分别包含的所述基准时钟的脉冲的合计即合计数（Nsum）进行测定，其中，所述同步输入信号的各单元由所述同步输入信号的n个周期构成，n是大于或等于1的自然数； [0062] （c）基于所述同步输入信号相对于所述输入信号的延迟时间，产生2n次的尾数信号； [0063] （d）对于所述2n次的尾数信号，从n个前半尾数信号的合计值减去n个后半尾数信号的合计值，从而生成尾数累计信号； [0064] （e）将所述尾数累计信号变换为所述基准时钟的脉冲个数（dNsum）；以及[0065] （f）基于所述合计数（Nsum）、所述个数（Nsum）及自然数n，计算所述输入信号的1个单元中所包含的所述基准时钟的脉冲的平均个数（Nrave），其中，所述输入信号的1个单元由所述输入信号的n个周期构成。 [0066] 发明的效果 [0068] 图1是表示本实施方式所涉及的频率测定装置的结构的框图。 [0069] 图2是表示各单元中的尾数的时序图。 [0070] 图3是表示尾数产生电路和尾数累计电路的结构例的电路图。 [0071] 图4是表示尾数处理中的各信号的波形例的时序图。 [0072] 图5是表示对本实施方式的频率测定装置中的频率测定步骤进行说明的流程图。 [0073] 图6是说明计数处理的步骤的流程图。 [0074] 图7是说明尾数插补处理的步骤的流程图。 [0075] 图8是表示延长前半尾数信号的尾数产生电路的结构例的电路图。 [0076] 图9是表示延长了1个时钟周期而形成的前半尾数信号的时序图。 [0077] 图10是表示分别处理前半尾数和后半尾数的结构例的框图。 [0078] 图11是表示前半尾数累计电路和后半尾数累计电路的结构例的电路图。 [0079] 图12是表示使用电流源构成尾数累计电路的情况的例子的电路图。 [0080] 图13是表示当前的频率测定装置的结构例的框图。 [0081] 图14是说明基准时钟、输入信号和同步输入信号之间的关系的时序图。 [0082] 图15是说明并行地进行多次测定的情况的时序图。 [0083] 图16是说明输入信号和同步输入信号的偏差的时序图。 [0084] 标号的说明 [0085] 100频率测定装置 [0086] 110同步电路 [0087] 120计数电路 [0088] 130运算电路 [0089] 140尾数插补电路 [0090] 141尾数产生电路 [0091] 142尾数累计电路 [0092] 143插补用计数电路 [0093] 144定时控制部 [0094] 400频率测定装置 [0095] 410同步电路 [0096] 420计数电路 [0097] 430运算电路 具体实施方式[0098] 参照附图，对本发明的实施方式进行说明。本实施方式对将本发明应用于频率测定装置的情况进行说明。但是，本发明并不限定于频率测定装置，能够普遍应用于具有以基准时钟对连续脉冲的输入信号的脉冲间隔进行计数的结构的物理量测定装置。上述物理量测定装置包含规定期间内脉冲数计数装置、脉冲间隔测定装置等。 [0099] 图1是表示本实施方式1所涉及的频率测定装置的结构的框图。如本图所示，频率测定装置100具有：同步电路110、计数电路120、运算电路130和尾数插补电路140，输入连续脉冲的输入信号fin和基准时钟CLK，测定输入信号fin的频率。此外，输入信号fin与基准时钟CLK非同步地变化。 [0100] 同步电路110与当前的同步电路410同样地，使输入信号fin与基准时钟CLK同步而生成同步输入信号Fin。 [0101] 计数电路120进行n次下述测定，即，对同步输入信号Fin的n个周期（1个单元）中所包含的基准时钟CLK的个数进行计数的测定，在此情况下，测量合计值〈Nsum〉。在这里，〈Nsum〉按照上述的【式2】测量。 [0102] 具体来说，在将从最初的测定开始进行计数的第k个基准时钟表示为Pk的情况下，将第1次至第n次的测定开始时刻的基准时钟CLK的计数值设为P1至Pn，将第1次至第n次的测定结束时刻的基准时钟CLK的计数值设为Pn+1至P2n，通过对计数值P1至Pn进行减法运算，对计数值Pn+1至P2n进行加法运算，从而对〈Nsum〉进行计数。因此，计数电路120仅进行单纯的加减运算即可。 [0103] 尾数插补电路140对将输入信号fin变换为同步输入信号Fin时产生的尾数进行插补处理。 [0104] 在此，对本实施方式的尾数插补处理方法进行说明。在计数电路120中，对同步输入信号n单元中所包含的基准时钟数进行计数，但如图16的说明所示，在将输入信号fin变换为同步输入信号Fin时，对应于每一个单元而产生前尾数和后尾数。 [0105] 在此，如果将与第i次测定中的1个单元的输入信号fin相对应的基准时钟CLK的个数设为Rc（i），则如图2所示，可以由【式4】表示。此外，Cc（i）是与第i次测定中的1个单元的同步输入信号Fin相对应的基准时钟CLK的个数。 [0106] 【式4】 [0107] Rc(i)＝Cc(i)+dPi-dPn+i [0108] 在【式4】中，dPi是与前尾数相当的基准时钟CLK的个数，dPn+1是与后尾数相当的基准时钟CLK的个数。其中，由于是尾数，所以是小于1的值。 [0109] 因此，对于n次测定的平均值〈Nave〉，在没有变换误差的情况下的实际值〈Nrave〉可以【式5】表示。此外，〈Nrave〉是输入信号fin的1个单元中所包含的基准时钟CLK的平均值，是实际的测定对象。 [0110] 【式5】 [0111] [0112] [0113] [0114] [0115] [0116] 即，输入信号fin的1个单元中所包含的基准时钟CLK的平均个数〈Nrave〉，是将〈Nsum〉加上〈dNsum〉所得到的值除以n而得到的值。在此，〈dNsum〉以【式6】表示，是针对通过n次测定产生的2n个尾数，将前半部分的n个尾数相加，将后半部分的n个尾数相减所得到的值。 [0117] 【式6】 [0118] [0119] 在本实施方式的频率测定装置100中，计数电路120是进行〈Nsum〉的计数的电路，尾数插补电路140是进行〈dNsum〉的测量的电路。 [0120] 如图1所示，尾数插补电路140进行〈dNsum〉的测量，因此，具有：尾数产生电路141、尾数累计电路142、插补用计数电路143和定时控制部144。 [0121] 尾数产生电路141输出与前半部分的各尾数的大小相对应的前半尾数信号、和与后半部分的各尾数的大小相对应的后半尾数信号。尾数累计电路142进行对前半尾数信号进行相加，对后半尾数信号进行相减的累计处理。累计结果作为尾数累计信号的脉冲宽度而输出。插补用计数电路143将尾数累计电路142的累计结果即尾数累计信号的脉冲宽度变换为〈dNsum〉。 [0122] 定时控制部144控制尾数产生电路141和尾数累计电路142中的处理的定时。具体来说，将表示测定的前半部分的前半信号输出至尾数产生电路141，将重置累计结果的重置信号和输出累计结果的尾数取出信号输出至尾数累计电路142。 [0123] 运算电路130根据计数电路120输出的〈Nsum〉、和尾数插补电路140输出的〈dNsum〉，计算没有变换误差情况下的每1个单元的实际值〈Nrave〉，并且，计算输入信号fin的频率。 [0124] 在此，〈Nrave〉通过上述的【式5】表示，将νCLK作为基准时钟CLK的频率，输入信号fin的频率νfin按照【式7】进行计算。 [0125] 【式7】 [0126] [0127] [0128] 图3是表示尾数产生电路141和尾数累计电路142的结构例的电路图。如本图所示，尾数产生电路141形成为在前半信号有效时将P-SW切换至Vcc，在前半信号无效时将N-SW切换至Vcc。如上所述，在前半信号有效时，输入信号fin为H（High）且同步输入信号Fin为L（Low）时，输出前半尾数信号至尾数累计电路142，在前半信号无效时，输入信号fin为H且同步输入信号Fin为L时，输出后半尾数信号至尾数累计电路142。 [0129] 尾数累计电路142具有积分器，该积分器由运算放大器OP、电容器C和并联连接的2个电阻构成。一个电阻R在前半尾数信号为H时与SW1连接，该SW1从Vcc/2切换至接地，另一个电阻在后半尾数信号为H时与SW2连接，该SW2从Vcc/2切换至Vcc。因此，作为电容器C的充电量的积分器的输出，是将与前半尾数信号相对应的值相加，将与后半尾数信号相对应的值相减而得到的。积分器的输出在重置信号从H切换至L后，重置为基准电压Vcc/2。 [0130] 如果尾数取出信号从H变化为L，则SW3切换至Vcc，累计的结果，电容器C已充电的电荷经由电阻Ra以时间常数RaC进行放电。该放电时间与电容器C已充电的电荷即前半尾数信号的相加值和后半尾数信号的相减值的累计值相对应。 [0131] 在尾数取出信号为L的期间，SW5从Vcc切换至Vcc/2，因此，积分器的输出通过比较器CMP与Vcc/2相比较，直至积分器的输出小于或等于Vcc/2为止输出尾数累计信号。因此，在SW5从Vcc切换至Vcc/2且尾数累计信号为H后，直至积分器的输出小于或等于Vcc/2且直至尾数累计信号为L为止的时间与累计结果相对应。但是，在此，为了便于说明，假设为了使比较器CMP动作，积分器的输出大于Vcc/2。此外，尾数取出信号在尾数累计信号为L后，切换至H。 [0132] 如果进行更具体的说明，表示尾数的dP1、dP2、…、dP2n是与基准时钟CLK相对应的尾数，因此，如果换算为时间，将基准时钟CLK的频率作为νCLK，能够以【式8】表示。 [0133] 【式8】 [0134] [0135] 将基准电压设为Vcc/2，在前半尾数信号的相加和后半尾数信号的相减结束的时刻，积分器的输出V1－2n以【式9】表示。在【式9】中，右边第2项是前半尾数信号的相加累计值，右边第3项是后半尾数信号的相减累计值。 [0136] 【式9】 [0137] [0138] 如上述所示，积分器的输出大于Vcc/2，即，说明【式10】是成立的。 [0139] 【式10】 [0140] [0141] ∴ [0142] 积分器的输出V1－2n利用尾数取出信号，作为具有以【式11】表示的脉冲宽度To［sec］的尾数累计信号而输出。即，脉冲宽度To表示尾数信号的累计结果。 [0143] 【式11】 [0144] [0145] [0146] 在此，设为Ra=AR。此外，A是时间放大率，可通过理论或实验确定。通常，通过增大A可以成为高分辨率，但测定速度变慢。 [0147] 脉冲宽度To通过插补用计数电路143变换为基准时钟的个数〈dN1〉。〈dN1〉以【式12】表示。在此，int是表示将小数点后面舍去的运算符。 [0148] 【式12】 [0149] (dN1)＝int(T0vCLK) [0150] 而且，通过由计数电路120计数得到的〈Nsum〉、由插补用计数电路143计算出的〈dN1〉 ，运算电路130按照【式13】计算输入信号fin的测定频率νfi［n Hz］。 [0151] 【式13】 [0152] [0153] 如上所述，本实施方式的频率测定装置100，对于计数电路120的计数结果，对将输入信号变换为同步输入信号时产生的尾数值进行插补而计算输入信号的频率，因此，不提高基准时钟的频率，即可提高测定结果的精度。 [0154] 图4是表示以上的尾数处理中的各信号的波形例的时序图。在此，以针对8个（=2n个）输入信号脉冲，将前半4个（=n个）的尾数信号相加，将后半4个（=n个）尾数信号相减的情况为例。 [0155] 在利用重置信号将积分器的输出重置为Vcc/2后，由于前半信号有效，因此，输出前半尾数信号，在每次输出前半尾数信号时，对该值进行相加，积分器的输出增加。在前半信号无效后，输出后半尾数信号，在每次输出后半尾数信号时，对该值进行相减，积分器的输出减小。 [0156] 在减去了与第8个（=2n个）输入信号相对应的后半尾数信号后，积分器的输出即为尾数累计结果，利用尾数取出信号，作为尾数累计信号的脉冲宽度To而输出。 [0157] 下面，参照图5的流程图，对本实施方式的频率测定装置100中的频率测定步骤进行说明。首先，在测定开始时，针对对基准时钟进行计数的同步输入信号的周期数和测定次数即n（S11）进行设定。对于n，例如可以设定规定的基准时间T［sec］内的同步输入信号的上升次数。 [0158] 在开始测定后，计数处理（S12）和尾数插补处理（S13）并行执行。参照图6，说明对〈Nsum〉进行计数的计数处理（S12）的步骤。 [0159] 在计数处理（S12）中，首先，将〈Nsum〉初始化为0（S121）。随后，如果检测到最初的同步输入信号（S122：是），则开始基准时钟的计数（S123）。 [0160] 如果检测到下一个同步输入信号（S124：是），并且如果是第n个以内（S125：是），则从当前的〈Nsum〉减去计数值（S126）。如果不是第n个以内（S125：否），则在当前的〈Nsum〉上加上计数值（S127）。另外，如果是第2n个（S128：是），则作为计数结果而输出〈Nsum〉（S129）。 [0161] 下面，参照图7，对获取〈dNsum〉的尾数插补处理（S13）的步骤进行说明。在尾数插补处理（S13）中，首先，定时控制部144将前半信号设为有效（S131），输出重置信号（S132）。在输入信号小于或等于第n个时（S133：是），尾数产生电路141输出前半尾数信号，通过尾数累计电路142相加（S134）。 [0162] 如果输入信号超过第n个（S133：否），则定时控制部144将前半信号设为无效（S135）。由此，尾数产生电路141输出后半尾数信号，通过尾数累计电路142相减（S136）。 [0163] 如果输入信号超过第2n个（S137：否），则定时控制部144将尾数取出输出信号设为有效（S138）。由此，累计结果作为尾数累计信号的脉冲宽度To输出（S139），在插补用计数电路143中变换为〈dNsum〉并输出（S1310）。 [0164] 回到图5的流程图的说明，如果通过计数处理（S12）对〈Nsum〉进行计数，通过尾数插补处理（S13）计算出〈dNsum〉，则在运算电路130中，计算输入信号的频率（S14），作为测定结果输出（S15）。以上的处理直至测定结束为止（S16：是）反复进行。由此，测定结果迅速更新，能够获取最新的频率。 [0165] 另外，在以上的实施例中，假定如上所述在累计结束时，积分器的输出大于Vcc/2、即【式10】成立而进行了说明。实际上，在累计结束时的累计结果有50%的概率为负，成为积分器的输出比Vcc/2小。在此情况下，在图3所示的电路结构中，从比较器CMP无法输出与累计结果相对应的脉冲宽度的尾数累计信号。 [0166] 因此，在实际应用时，需要在累计结果为负的情况下也能正确输出累计结果的结构。上述结构通过下述方法实现，即，例如追加判断累计结果的正负的电路和变换正负的比较器，如果累计结果为负，则切换比较器，比较是否比基准值小。另外，也可以预先将规定量的电荷积蓄在电容器C中。在此情况下，在运算时从尾数的计数结果减去相当于该电荷量的值即可。 [0167] 或者，可以在尾数产生电路141中，以使累计结果一定为正的方式进行处理。具体来说，如【式14】所示，考虑将前半尾数信号延长与1个基准时钟对应的长度，强行地使累计结果为正。 [0168] 【式14】 [0169] [0170] 图8是表示此时的尾数产生电路141的结构例的电路图。在本图的例子中，通过在同步输入信号Fin中插入基于基准时钟CLK进行动作的D触发器，生成前半尾数信号，从而如图9的时序图所示，将前半尾数信号延长与1个基准时钟对应的长度。 [0171] 在此情况下，如果将插补用计数电路143的输出设为〈dN2〉，则〈dN2〉以【式15】表示，输入信号fin的测定频率νfin按照【式16】进行计算。 [0172] 【式15】 [0173] [0174] 【式16】 [0175] [0176] 或者，如图10所示，可以将尾数累计电路和插补用计数电路分为前半尾数用的电路和后半尾数用的电路，分别进行计算。在此情况下，前半尾数信号通过前半尾数累计电路142a进行累计，通过前半插补用计数电路143a生成前半尾数累计信号。另外，后半尾数信号通过后半尾数累计电路142b进行累计，通过后半插补用计数电路143b生成后半尾数累计信号。 [0177] 前半尾数累计电路142a和后半尾数累计电路142b，如图11所示，可为相同的电路结构。在此情况下，前半尾数累计值和后半尾数累计值均为正值，分别通过比较器CMP，作为前半尾数累计信号、后半尾数累计信号输出。 [0178] 如果将前半插补用计数电路143a的输出设为〈dNa〉，将后半插补用计数电路143b的输出设为〈dNb〉，则输入信号fin的测定频率νfin按照【式17】进行计算。 [0179] 【式17】 [0180] [0181] 此外，在尾数累计电路142中，在使用电阻构成积分器的情况下，如果使用大电阻，则有时由于与电阻并联连接的寄生电容导致开关性能变差。在上述情况下，如图12所示，通过将电阻更换成电流源I1至I3，能够期待高速动作。 [0182] 另外，在上述说明中，对将连续的输入信号的脉冲作为对象进行处理的例子进行了说明，但作为对象的输入信号的脉冲也可以不是连续的。例如在将第奇数个输入信号脉冲作为对象时，按照【式18】能够进行计数。在此，〈Nro〉是第奇数个输入信号fin的1个单元中所包含的基准时钟CLK的平均值，是实际的测定对象。另外，〈No〉是以第奇数个同步输入信号作为对象得到的计数电路120的计数结果，〈dNo〉是以第奇数个输入信号作为对象得到的尾数插补电路140的输出。 [0183] 【式18】 [0184] [0185] [0186] [0187] |
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