时间差数字转换级及具备它的时间差数字转换器 |
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| 申请号 | CN201080064158.5 | 申请日 | 2010-08-24 | 公开(公告)号 | CN102763337A | 公开(公告)日 | 2012-10-31 |
| 申请人 | 松下电器产业株式会社; | 发明人 | 道正志郎; 三木拓司; | ||||
| 摘要 | 本 发明 提供一种时间差数字转换级及具备它的时间差数字转换器。时间差数字转换 电路 (11)根据所输入的第1及第2 信号 的 相位 差来输出表示-(2n-1-1)～+(2n-1-1)的整数值的n比特的 数字信号 。时间差放大电路(13)输出将第1及第2信号的 相位差 放大为2n-1倍之后的两个信号。延迟调整电路(14)输出对从时间差放大电路(13)输出的两个信号附加了与数字信号相应的相位差之后的两个信号。输出检测电路(15)检测到从延迟调整电路(14)输出了两个信号后输出检测信号。存储电路(12)与检测信号同步地 锁 存数字信号。通过将具备了上述各要素的时间差数字转换级(10)进行多级连接，从而构成了流 水 线型时间差数字转换器。因而，可以实现小型且高 分辨率 的时间差数字转换器。 | ||||||
| 权利要求 | 1.一种时间差数字转换级，其特征在于具备： |
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| 说明书全文 | 时间差数字转换级及具备它的时间差数字转换器技术领域背景技术[0002] 近年来，随着数字相位同步电路的发展，对时间方向的模拟信息进行数字化的时间差数字转换器的开发逐渐盛行。典型的时间差数字转换器为：向多个反相器电路串联连接而成的反相器链输入第1信号，与第2信号同步地锁存各反相器电路的输出来检测反相器链的状态变化点，由此使第1及第2信号的相位差数字化。然而，通过该构成，无法获得反相器电路的延迟时间以下的分辨率。因此，用时间差放大电路将各反相器电路的输出与第2信号之间的相位差放大，进而用另一个时间差数字转换器将此输出的相位差进行数字化，由此实现了各反相器电路的延迟时间以下的分辨率(例如，参照非专利文献1)。 [0003] 另外，作为时间差放大电路的例子公知下述电路：准备由多个可变延迟单元构成的两条链，使这两条链交叉耦合，成为用一条链中的各可变延迟单元的输出来控制另一条链中的各可变延迟单元的增益(例如，参照非专利文献2)。 [0004] 现有技术文献 [0005] 非专利文献 [0006] 非专利文献1：M.Lee，A.A.Abidi，″A 9b，1.25ps Resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplifies a Time Residue″，2007 Symposium on VLSI Circuits Digest of Technical Papers，PP.168-169，June 2007[0007] 非专利文献2：T.Nakura，S.Mandai，M.Ikeda，K.Asada，″Time Difference Amplifier using Closed-Loop Gain Control ″，2009 Symposium onVLSI Circuits Digest of Technical Papers，pp.208-209，June 2009 发明内容[0008] 发明要解决的技术问题 [0009] 在现有的高分辨率的时间差数字转换器中，在各反相器电路的输出必须设置时间差放大电路和时间差数字转换器，从而会导致整体的电路规模及消耗电力变大。鉴于该问题，本发明所要解决的技术问题是：实现小型且高分辨率的时间差数字转换器。 [0010] 用于解决该技术问题所采用的技术方案 [0011] 为了解决上述技术问题，本发明采用下述的技术方案。即，作为时间差数字转换级而具备：时间差数字转换电路，根据所输入的第1及第2信号的相位差来输出表n-1 n-1示-(2 -1)～+(2 -1)的整数值的n比特的数字信号；时间差放大电路，输入所述第1及n-1 第2信号，并输出将这些信号的相位差放大为2 倍之后的两个信号；延迟调整电路，输入从所述时间差放大电路输出的所述两个信号，并输出对这些信号附加了与所述数字信号相应的相位差之后的两个信号；输出检测电路，检测到从所述延迟调整电路输出了所述两个信号后输出检测信号；和存储电路，与所述检测信号同步地锁存所述数字信号。 [0012] 或者，作为时间差数字转换级而具备：时间差数字转换电路，输出与所输入的第1及第2信号的相位的超前滞后相应的1比特的数字信号；时间差放大电路，输入所述第1及第2信号，并输出将这些信号的相位差放大为不超过2倍的m倍之后的两个信号；延迟调整电路，输入从所述时间差放大电路输出的所述两个信号，并输出对这些信号附加了与所述数字信号相应的相位差之后的两个信号；输出检测电路，检测到从所述延迟调整电路输出了所述两个信号后输出检测信号；和存储电路，与所述检测信号同步地锁存所述数字信号。 [0013] 这些时间差数字转换级将由输入信号的相位差表示的模拟时间信息转换为数字值，将从输入信号的相位差中减去相当于该数字值的时间差之后的模拟时间信息表示为相位差的两个信号输出，通过将这些时间差数字转换级进行多级连接，从而能够构成小型且高分辨率的流水线型、循环型的时间差数字转换器。 [0014] 发明效果 [0016] 图1是本发明的一实施方式涉及的时间差数字转换级的构成图。 [0017] 图2是表示1.5比特级中的时间差数字转换电路的一构成例的图。 [0018] 图3是表示时间差放大电路的一构成例的图。 [0019] 图4是用于说明时间差放大电路的动作原理的图。 [0020] 图5是表示用单一的晶体管构成了反相器电路的情况下的时间差放大电路的构成例的图。 [0021] 图6是表示施以低消耗电力化及高速初始化的改良之后的时间差放大电路的一构成例的图。 [0022] 图7是表示输出信号冲突用的反逻辑的反相器电路的构成例的图。 [0023] 图8是表示信号传播用的反相器电路的构成例的图。 [0024] 图9是表示1.5比特级中的延迟调整电路的一构成例的图。 [0025] 图10是表示1.5比特时间差数字转换级的输入输出特性与转换数字值之间关系的曲线图。 [0026] 图11是表示输出检测电路的一构成例的图。 [0027] 图12是表示2.5比特级中的时间差数字转换电路的一构成例的图。 [0028] 图13是表示2.5比特级中的延迟调整电路的一构成例的图。 [0029] 图14是表示2.5比特时间差数字转换级的输入输出特性与转换数字值之间关系的曲线图。 [0030] 图15是表示1比特级中的延迟调整电路的一构成例的图。 [0031] 图16是表示1比特级中的延迟调整电路的另一构成例的图。 [0032] 图17是表示1比特时间差数字转换级的输入输出特性与转换数字值之间关系的曲线图。 [0033] 图18是表示波形整形电路的一构成例的图。 [0034] 图19是本发明的一实施方式涉及的流水线型时间差数字转换器的构成图。 [0035] 图20是表示1.5比特级中的存储电路的一构成例的图。 [0036] 图21是变形例涉及的流水线型时间差数字转换器的构成图。 [0037] 图22是本发明的一实施方式涉及的循环型时间差数字转换器的构成图。 [0038] 图23是变形例涉及的循环型时间差数字转换器的构成图。 具体实施方式[0039] (时间差数字转换级的实施方式) [0040] 图1表示本发明的一实施方式涉及的时间差数字转换级(Digital time difference conversion stage)的构成。本实施方式涉及的时间差数字转换级10将与所输入的信号 的相位差相应的数字值进行输出，并且将 的相位差进行放大而生成信号 进而根据该数字值来调整 的相位差，然后输出信号 时间差数字转换级10例如能够作为后述的流水线型及循环型的时间差数字转换器中的各级进行应用。 [0041] 《1.5比特级的例子》 [0042] 下面，说明时间差数字转换级10的分辨率为1.5比特的情况。时间差数字转换电路11根据所输入的 的相位差来输出表示“-1”、“0”、“+1”之中的其中一个的2比特的数字信号D。存储电路12与后述的检测信号R同步地锁存该数字信号D。图2表示1.5比特级中的时间差数字转换电路11的一构成例。延迟电路111、112将能由时间差数字转换级10转换的最大时间差设为±T，使所输入的 以延迟量T/4分别进行输出。相位比较电路113检测延迟电路112的输出与 之间的相位的超前滞后，并输出作为D的高位比特的D[1]。相位比较电路114检测延迟电路111的输出与 之间的相位的超前滞后，并输出作为D的低位比特的D[0]。另外，相位比较电路113、114均通过R来初始化。相位比较电路113、114均能够由带复位的RS触发器等构成。通过该构成，时间差数字转换电路11判定 的相位差θ处于-T＜θ＜-T/4、-T/4＜θ＜+T/4、及+T/4＜θ＜+T之中的哪个范围，并将该判定结果作为D进行输出。例如，在-T＜θ＜-T/4的情况下D为“01”，在-T/4＜θ＜+T/4的情况下D为“00”，在+T/4＜θ＜+T的情况下D为“10”。 [0043] 返回到图1，时间差放大电路13接受 输出将这些信号的相位差放大为2倍之后的 图3表示时间差放大电路13的一构成例。时间差放大电路13由被串联连接的偶数个的2输入2输出的基本电路130构成。基本电路130由4个反相器电路 131、132、133及134构成。反相器电路131、133的输入、反相器电路132、134的输入、反相器电路131、134的输出、及反相器电路132、133的输出分别共用。反相器电路131、132的驱动能力彼此相等，各自的输入输出成为第1及第2输入输出。反相器电路133、134的驱动能力彼此相等、且小于反相器电路131、132的驱动能力。因此，从反相器电路133、134分别输出反相器电路131、132的输出的反逻辑，因而信号冲突，反相器电路131、132的输出转变发生延迟。例如，与反相器电路132相比反相器电路131的输入先转变了的情况下，由于在反相器电路131的输出转变了之后反相器电路134输出反逻辑，因而反相器电路131的输出转变不会因为反相器电路134的输出而发生延迟。另一方面，由于在反相器电路132的输出转变之前反相器电路133输出了反逻辑，因而反相器电路132的输出转变会因为反相器电路133的输出而发生延迟。 [0044] 参照图4来说明将图3的基本电路130串联连接了8个的情况下的时间差放大电路13的动作原理。在 没有相位差的情况下， 分别针对前半部分的4个基本电路130而言比另一方的信号先通过，因而不会发生基于另一方的信号的输出转变延迟，针对后半部分的4个基本电路130而言是另一方的信号先通过，因而会发生输出转变延迟(参照图4(a))。但是，因为 都在相同个数的基本电路130中发生了输出转变延迟，所以 相互延迟相同量，维持了 的相位差。因此， 没有产生相 位差。 [0045] 另一方面，在 比 滞后了的情况下， 例如在前半部分的3个基本电路130中没有产生输出转变延迟，而在后半部分的5个基本电路130中产生了输出转变延迟。相反地。 在前半部分的5个基本电路130中没有产生输出转变延迟，而在后半部分的3个基本电路130中产生了输出转变延迟(参照图4(b))。因此， 较之 会产生较多延迟，的相位差变得比 的相位差大。这样，被滞后地输入至时间差放大电路13的信号较之先被输入的信号而言会产生较多延迟地输出。由此，能够放大两个信号的相位差。此外，通过适当改变基本电路130的个数以及反相器电路131、132与反相器电路133、134之间的驱动能力比，能够将增益设为期望值。 [0046] 在由CMOS构成了反相器电路133、134的情况下，在 未被输入的稳定状态下，由于反相器电路133、134分别输出反相器电路131、132的输出的反逻辑，因而会有泄漏电流流动。因此，如图5所示，也可以由彼此为反极性的单一的晶体管来构成反相器电路133、134。例如，在某一基本电路130中，在由NMOS晶体管构成了反相器电路133的情况下，由PMOS晶体管构成反相器电路134。进而，在与该基本电路130连接的另一个基本电路 130中，分别由PMOS晶体管及NMOS晶体管构成反相器电路133、134。由此，能够抑制稳定状态下的泄漏电流。此外，如果放大 的下降沿的相位差，则只要将图5示出的反相器电路133、134的极性全部翻转即可。 [0047] 在图5示出的构成中，一旦输入 则直到时间差放大电路13被初始化为止，在反相器电路133、134中都流动泄漏电流。即、在输入了 的稳定状态下，构成反相器电路133、134的晶体管都处于导通状态，并且与这些晶体管为反极性、且漏极彼此之间被连接的反相器电路131、132中的晶体管也处于导通状态，所以贯通电流从反相器电路131、132的电源电压(或地线)流向反相器电路133、134的地线(或电源电压)。另外，例如通过输入 的下降沿来进行时间差放大电路13的初始化，在这种情况下，直到的下降沿在所有的基本电路130的反相器电路131、132中传播结束为止，都无法向时间差放大电路13输入下一 的上沿，因而到时间差放大电路13再次可以使用为止的等待时间较长。因此，也可以如下述那样谋求时间差放大电路13的低消耗电力化及高速初始化。 [0048] 图6表示施以低消耗电力化及高速初始化的改良之后的时间差放大电路13的一构成例。在基本电路130中，反相器电路133A构成为：通过对反相器电路132A的输出进行接受的相邻的基本电路130中的反相器电路132A的输出来进行电源控制。具体而言，反相器电路133A，从向时间差放大电路13输入 起至相邻的基本电路130中的反相器电路132A的输出转变为止而与电源电压或地线连接，在相邻的基本电路130中的反相器电路132A的输出转变之后而从电源电压或地线切断。另外，反相器电路134A构成为：通过对反相器电路131A的输出进行接受的相邻的基本电路130中的反相器电路131A的输出来进行电源控制。具体而言，反相器电路134A，从向时间差放大电路13输入 起至相邻的基本电路130中的反相器电路131A的输出转变为止而与电源电压或地线连接，在相邻的基本电路 130中的反相器电路131A的输出转变之后而从电源电压或地线切断。 [0049] 图7表示反相器电路133A、134A的构成例。在反相器电路133A、134A输出H电平而使反相器电路131A、132A的输出转变延迟的情况下，如图7(a)所示，反相器电路133A、134A能够由被串联连接的两个PMOS晶体管构成。一个晶体管的源极与电源电压连接，从另一个晶体管的漏极输出H电平。另外，在反相器电路133A、134A输出L电平而使反相器电路131A、132A的输出转变延迟的情况下，如图7(b)所示，反相器电路133A、134A能够由被串联连接的两个NMOS晶体管构成。一个晶体管的源极与地线连接，从另一个晶体管的漏极输出L电平。无论在上述哪个构成中，都在两个晶体管的栅极，对于反相器电路133A而言连接着反相器电路131A的输入及其他的基本电路130中的反相器电路132A的输出，对于反相器电路134A而言连接着反相器电路132A的输入及其他的基本电路130中的反相器电路131A的输出。哪个晶体管的栅极连接哪个信号是任意的。 [0050] 此外，对反相器电路133A进行控制的信号并不限于相邻的基本电路130中的反相器电路132A的输出，也可以是再靠前的基本电路130中的反相器电路132A的输出。即、也可以用反相器电路132A的输出的传播信号来对反相器电路133A进行电源控制。同样地，也可以用反相器电路131A的输出的传播信号来对反相器电路134A进行电源控制。 [0051] 如以上那样，在 通过了基本电路130之后，通过切断该基本电路130中的反相器电路133A、134A的电源，从而能够抑制在 被输入的稳定状态下贯通电流持续流动的情形。根据图6的构成，与图5的构成相比，具有10倍程度的消耗电力削减效果。 [0052] 返回到图6，在基本电路130中，反相器电路131A、132A构成为：通过R或其翻转之后的/R来进行初始化。被级联连接的反相器电路131A用R、/R交替地初始化的原因在于，使得这些反相器电路131A的初始值交替改变。反相器电路132A的初始化也是同样的。 [0053] 图8表示反相器电路131A、132A的构成例。在反相器电路133A、134A的初始值为H电平的情况下，如图8(a)所示，构成反相器电路131A、132A的PMOS晶体管的栅极连接R或/R即可。另外，在反相器电路133A、134A的初始值为L电平的情况下，如图8(b)所示，构成反相器电路131A、132A的NMOS晶体管的栅极连接R或/R即可。 [0054] 如上所述，通过使所有的反相器电路131A、132A用R或/R一齐进行初始化，从而能够在1个选通内以较高的延迟时间使时间差放大电路13初始化。即、通过采用图6的构成，从而能够使时间差放大电路13的初始化大幅度地高速化。 [0055] 在非专利文献2公开的时间差放大电路中，通过控制可变延迟单元的电流源来控制增益。但是，由于电流源的线性区域较窄，所以在该结构下难以设计线性高的时间差放大电路。另一方面，在时间差放大电路13中利用从反相器电路输出的信号的冲突来实现输出延迟，所以能够在宽度广的范围内获得线性良好的时间差放大作用。 [0056] 返回到图1，延迟调整电路14接受 将对这些信号附加了与从时间差数字转换电路11输出的D相应的相位差之后的 输出。图9表示1.5比特级中的 延迟调整电路14的一构成例。延迟电路141、142分别使所输入的 以延迟量T进 行输出。延迟电路141、142都能够将图2示出的延迟电路111或延迟电路112串联连接4个而构成。延迟选择电路143根据D[1]而选择性输出延迟电路141的输入输出的其中一个。延迟选择电路144根据D[0]而选择性输出延迟电路142的输入输出的其中一个。 [0057] 例如，在D为“01”的情况下、即 比 滞后T/4以上的情况下，延迟选择电路143输出 延迟选择电路144输出延迟电路142的输出。在D为“00”的情况下、即的相位差为±T/4以内的情况下，延迟选择电路143、144分别输出 在D为“10” 的情况下、即 比 超前T/4以上的情况下，延迟选择电路143输出延迟电路141的输出，延迟选择电路144输出 [0058] 图10表示1.5比特时间差数字转换级10的输入输出特性与转换数字值之间关系。输入时间差为 的相位差，输出时间差为 的相位差。 [0059] 返回到图1，输出检测电路15检测到从延迟调整电路14输出了 后输出R。图11表示输出检测电路15的一构成例。触发器电路151、152分别在输入 的上升沿之前输出“0”，在输入上升沿之时输出“1”。触发器电路151、152都能够由D触发器构成。逻辑电路153输出触发器电路151、152的输出的否定逻辑积。逻辑电路153的输出为R。逻辑电路153能够由NAND门构成。触发器电路151、152通过接受R而被复位，再次输出“0”。即、R能够成为表示由时间差数字转换级10进行的转换处理结束的定时信号。 例如，R能够作为表示由存储电路12进行的D的锁存定时的信号来使用。另外，R能够作为图2示出的相位比较电路113、114的复位信号来使用。 [0060] 《2.5比特级的例子》 [0061] 下面，说明在时间差数字转换级10的分辨率为2.5比特的情况。在2.5比特级的情况下，由于D的比特宽度变为3比特，所以存储电路12的比特宽度也需要与之对应地进行扩展。另外，时间差放大电路13需要将 的相位差放大为4倍之后的 输出。而且，时间差数字转换电路11及延迟调整电路14的构成与上述不同。 [0062] 时间差数字转换电路11根据所输入的 的相位差来输出表示“-3”、“-2”、“-1”、“0”、“+1”、“+2”、“+3”之中的其中一个的D。图12表示2.5比特级中的时间差数字转换电路11的一构成例。延迟电路111、112将能由时间差数字转换级10转换的最大时间差设为±T，并使所输入的 分别以T/8、3T/8、5T/8的各延迟量进行输出。延迟电路111、112都能够将延迟量T/8的延迟元件串联连接5个而构成。相位比较电路113检测延迟电路112的T/8、3T/8、5T/8延迟输出分别与 之间的相位的超前滞后。相位比较电路114检测延迟电路111的T/8、3T/8、5T/8延迟输出分别与 之间的相位的超前滞后。另外，相位比较电路113、114都通过R来进行初始化。相位比较电路113、114都能够由多个带复位的RS触发器等构成。逻辑电路115根据相位比较电路113、114的输出而生成3比特的D。 [0063] 图13表示2.5比特级中的延迟调整电路14的一构成例。延迟电路141、142分别使所输入的 以各延迟量T、2T、3T进行输出。延迟电路141、142都能够将延迟量T的延迟元件串联连接3个而构成。另外，延迟量T的延迟元件能够将图12示出的延迟量T/8的延迟元件串联连接8个而构成。延迟选择电路143、144分别根据D而选择性输出延迟电路141、142的输入及各输出之中的其中一个。 [0064] 例如，在D为“-3”(若为2的补数则为“101”)的情况下、即 比 滞后5T/8以上的情况下，延迟选择电路143输出 延迟选择电路144输出延迟电路142的3T延迟输出。在D为“0”(若为2的补数则为“000”)的情况下、即 的相位差为±T/8以内的情况下，延迟选择电路143、144分别输出 在D为“+3”(若为2的补数则为“011”)的情况下、即 比 超前5T/8以上的情况下，延迟选择电路143输出延迟电路141的3T延迟输出，延迟选择电路144输出 [0065] 图14表示2.5比特时间差数字转换级10的输入输出特性与转换数字值之间关系。输入时间差为 的相位差，输出时间差为 的相位差。 [0066] 《3.5比特以上的级的例子》 [0067] 3.5比特以上的多比特级，能够如下述那样变形来构成时间差数字转换电路11、时间差放大电路13及延迟调整电路14。即、在D为表示-(2n-1-1)～+(2n-1-1)的整数值n-1的n比特信号的情况下，时间差放大电路13，输出将 的相位差放大为2 倍之后的另外，将i设为满足1≤i≤2n-1-1的各整数，在时间差数字转换电路11中， n 延迟电路111、112分别使 以与T的(2i-1)/2 倍相当的各延迟量进行输出，相位比较电路113、114分别检测延迟电路111、112的输出各自与 之间的相位的超前滞后。 在延迟调整电路14中，延迟电路141、142分别使 以与T的i倍相当的各延迟量 进行输出，延迟选择电路143、144分别根据D而选择性输出延迟电路141、142的输入及各输出之中的其中一个。 [0068] 《1比特级的例子》 [0069] 下面，说明时间差数字转换级10的分辨率为1比特的情况。在为1比特级的情况下，时间差数字转换电路11能够由输出与 的相位的超前滞后相应的1比特的数字信号的1个相位比较电路构成。时间差放大电路13将 的相位差放大为不超过2倍的m倍之后的 输出。在将m设定为超过2的值的情况下，在1比特级中若在时间差放大电路13存在增益误差或偏移误差等，则在输入时间差几乎为零的情况下，有时输出时间差的上限或下限被截断。将时间差放大电路13的增益抑制成不超过2倍的原因在于，避免这种输出时间差的信息丢失。 [0070] 图15表示1比特级中的延迟调整电路14的一构成例。延迟电路141、142分别使所输入的 以延迟量mT/2进行输出。延迟选择电路143根据D而选择性输出延迟电路141的输入输出之中的其中一个。延迟选择电路144根据D而选择性输出延迟电路 142的输入输出之中的其中一个。例如，在D为“0”的情况下、即 比 滞后的情况下，延迟选择电路143输出 延迟选择电路144输出延迟电路142的输出。在D为“1”的情况下、即在 比 超前的情况下，延迟选择电路143输出延迟电路141的输出，延迟选择电路 144输出 [0071] 图16表示1比特级中的延迟调整电路14的另一构成例。交换电路145接受根据D而相互调换地输出这些信号。延迟电路141使交换电路145的一方的输出以延迟量mT/2进行输出。交换电路146接受延迟电路141的输出及交换电路145的另一方的输出，根据D使这些信号相互调换而作为 进行输出。例如在D为“0”的 情况下、即 比 滞后的情况下，被输入至交换电路145的 不延迟而作为 从交换电路146输出， 由延迟电路141延迟之后作为 从交换电路146输出。在D为“1”的情况下、即 比 超前的情况下，被输入至交换电路145的 由延迟电路141延迟之后作为从交换电路146输出， 不延迟而作为 从交换电路146输出。 [0072] 图17表示1比特时间差数字转换级10的输入输出特性与转换数字值之间关系。输入时间差为 的相位差，输出时间差为 的相位差。在此，由于将时间差 放大电路13的增益设为1.8倍程度，所以输入时间差为零时的输出时间差稍低于±T。 [0073] 以上，根据本实施方式，对于实现小型且高分辨率的时间差数字转换的流水线型及循环型的时间差数字转换器中的各级，能够实现可作为其应用的时间差数字转换级。 [0074] 此外， 优选是直到一旦被输入至时间差数字转换级10后输出为止不发生逻辑转变的台阶状的信号。尤其是，在图3示出的构成的时间差放大电路13中，若在放大处理中 的逻辑发生转变，则各信号路径的后级中的基本电路130的反相器电路131、132的输出转变延迟不会产生，从而无法进行正确的时间差放大。因此，也可设定直到时间差数字转换级10中的信号处理结束为止使 的逻辑固定的波形整形电路。图18表示波形整形电路的一构成例。信号Ф1、Ф2分别为 的原信号。Φ1、Ф2可以为脉冲。波形整形电路161、162分别直到Φ1、Ф2的上升沿被输入为止作为而输入“0”，在上升沿被输入时而输出“1”。另外，波形整形电路161、162通过接受R来复位，作为 而再次输出“0”。波形整形电路161、162能够由D触发器构成。 [0075] (流水线型时间差数字转换器的实施方式) [0076] 图19表示本发明的一实施方式涉及的流水线型时间差数字转换器的构成。在流水线型时间差数字转换器中，上述的时间差数字转换级10被多级连接。各时间差数字转换级10将从前级的级中输出的两个信号(关于初级的时间差数字转换级10而言为 )的相位差转换为几比特的数字值之后输出，并且将这两个信号的相位差进行放大并调整之后输出两个信号。加法电路20将从各时间差数字转换级10输出的数字值相互错位地进行相加。加法电路20能够适当地组合全加法器或半加法器而构成。 [0077] 根据本实施方式，通过将时间差数字转换级10进行多级连接，从而能够实现高分辨率的时间差数字转换。即、不用设置比级的级数更多的时间差放大电路、及用于对这些时间差放大电路的输出的相位差进行转换的追加的时间差数字转换器，就能实现小型且高分辨率的时间差数字转换器。 [0078] 《变形例》 [0079] 在时间差数字转换级10使时间方向的模拟信息数字化这一性质上，内部动作非同步，信号处理所需的时间按每级而不同。因此需要如下的机制：在时间差数字转换级10中，直到加法电路20中的处理结束为止，在存储电路12所保持的值不被覆写，并且，在流水线型时间差数字转换器中，在每次从最终级输出检测信号R时，都读出在各时间差数字转换级10的存储电路12所保持的值来进行相加。 [0080] 图20表示1.5比特级中的存储电路12的一构成例。3个寄存器电路121与R同步地锁存2比特的D，分别输出2比特的D1、D2、D3。寄存器电路121，优选设置流水线型时间差数字转换器中的级的级数个。在本例中，假设将1.5比特级进行3级连接而成的流水线型时间差数字转换器。寄存器选择电路122与R同步地选择3个寄存器电路121之中的其中一个来作为D的存储目的地。寄存器选择电路122能够由通过复位信号RST设置了初级的3级的移位寄存器而构成。 [0081] 图21表示变形例涉及的流水线型时间差数字转换器的构成。信号选择电路30与从最终级的时间差数字转换级10输出的R同步地选择性输出时间差数字转换级10的各自的数字输出D1、D2、D3。具体而言，信号选择电路30能够由选择各级的数字输出的其中一个的3个选择电路31、以及对作为脉冲信号的R进行计数的计数器电路32而构成。即、在计数器电路32的计数值为“1”的情况下，各选择电路31选择D1，在计数值为“2”的情况下，各选择电路31选择D2，在计数值为“3”的情况下，各选择电路31选择D3。根据该变形例，由于在每次最终级的信号处理结束之时立刻读出各级的转换数字值来进行相加，所以能够提高输入率。 [0082] (循环型时间差数字转换器的实施方式) [0083] 图22表示本发明的一实施方式涉及的循环型时间差数字转换器的构成。在循环型时间差数字转换器中，从上述的时间差数字转换级10输出的 分别经由两个反馈路径40而反馈至输入。反馈路径40分别具备延迟电路41、开关电路42、及OR门43。延迟电路41分别接受从时间差数字转换级10输出的 并将这些信号延迟输出。OR门43生成 各自与延迟电路41的输出之间的逻辑和之后，输入至时间差数字转换级 10。开关电路42根据计数器电路32的控制来切换反馈路径40的导通/不导通。开关电路42在进行基于时间差数字转换级10的循环信号处理的期间内导通，在该处理结束时变为不导通。 [0084] 开关电路42的开关控制由计数器电路32进行。计数器电路32直到对从时间差数字转换级10输出的R计数规定次数为止，使开关电路42进行导通控制，在进行了规定次数的计数之时，对开关电路42进行不导通控制。即、计数器电路32检测到循环信号处理结束后切断反馈路径40。加法电路20与从时间差数字转换级10输出的R同步地锁存D，相互错位地对该锁存的数字值进行相加。加法电路20能够适当地组合全加法器或半加法器而构成。 [0085] 根据本实施方式，能够以更小的电路规模来实现与流水线型时间差数字转换器等同的转换分辨率。 [0086] 《变形例》 [0087] 循环型时间差数字转换器也能够进行与上述的流水线型时间差数字转换器的变形例同样的变形。图23表示变形例涉及的循环型时间差数字转换器的构成。时间差数字转换级10具有对多个数字信号(在本例中为D1、D2、D3的3个)进行保持及输出的功能。加法电路20对从时间差数字转换级10输出的各数字值相互错位地进行相加。 [0088] 此外，在流水线型及循环型的时间差数字转换器中，在作为时间差数字转换级10而采用了将时间差放大电路13的增益设为不足2倍的m倍的1比特级的情况下，加法电路20的计算结果偏离了2进制值。因此，需要将加法电路20的计算结果转换为2进制值。 [0089] 产业上的可利用性 [0090] 本发明涉及的时间差数字转换器由于小型且可进行高分辨率的时间差数字转换，所以在高精度的数字PLL、时间间隔分析器等中是有用的。 [0091] 符号说明 [0092] 10时间差数字转换级 [0093] 11时间差数字转换电路 [0094] 111延迟电路(第1延迟电路) [0095] 112延迟电路(第2延迟电路) [0096] 113相位比较电路(第1相位比较电路) [0097] 114相位比较电路(第2相位比较电路) [0098] 115逻辑电路 [0099] 12存储电路 [0100] 121寄存器电路 [0101] 122寄存器选择电路 [0102] 13时间差放大电路 [0103] 130基本电路 [0104] 131反相器电路(第1反相器电路) [0105] 131A反相器电路(第1反相器电路) [0106] 132反相器电路(第2反相器电路) [0107] 132A反相器电路(第2反相器电路) [0108] 133反相器电路(第3反相器电路) [0109] 133A反相器电路(第3反相器电路) [0110] 134反相器电路(第4反相器电路) [0111] 134A反相器电路(第4反相器电路) [0112] 14延迟调整电路 [0113] 141延迟电路(第1延迟电路) [0114] 142延迟电路(第2延迟电路) [0115] 143延迟选择电路(第1延迟选择电路) [0116] 144延迟选择电路(第2延迟选择电路) [0117] 145交换电路(第1交换电路) [0118] 146交换电路(第2交换电路) [0119] 15输出检测电路 [0120] 151触发器电路(第1触发器电路) [0121] 152触发器电路(第2触发器电路) [0122] 153逻辑电路 [0123] 161波形整形电路(第1波形整形电路) [0124] 162波形整形电路(第2波形整形电路) [0125] 20加法电路 [0126] 30信号选择电路 [0127] 40反馈路径 |
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