1.一种时间至数字转换器，包含有：
第一多相位时钟产生器，用以接收第一输入时钟，且用以依据该第一输入时钟以产生第一组多相位时钟；
第二多相位时钟产生器，用以接收第二输入时钟，且用以依据该第二输入时钟以产生第二组多相位时钟；以及
时间至数字转换核心器，用以接收该第一组多相位时钟与该第二组多相位时钟，以产生数字输出数值，且该数字输出数值对应于该第一输入时钟与第二输入时钟的时间差值。
2.根据权利要求1所述的时间至数字转换器，其中，该第一多相位时钟产生器为环型延迟链。
3.根据权利要求2所述的时间至数字转换器，其中，该环型延迟链包含有多个延迟单元，且每一延迟单元具有一延迟时间Δ。
4.根据权利要求3所述的时间至数字转换器，其中，该第二多相位时钟产生器包括有相位内插器，其中该第二组多相位时钟是由该相位内插器将该第二输入时钟与一预设时钟进行内插而产生。
5.根据权利要求4所述的时间至数字转换器，其中该预设时钟为该第二输入时钟延迟该延迟时间Δ的延迟版本。
6.根据权利要求1所述的时间至数字转换器，其中该时间至数字转换核心器利用该第二组多相位时钟取样该第一组多相位时钟的每一时钟。
7.根据权利要求2所述的时间至数字转换器，其中该环型延迟链包含有多个延迟单元，其中该多个延迟单元中的第一延迟单元用以接收由另一个延迟单元循环反馈的时钟输出。
8.根据权利要求7所述的时间至数字转换器，其中该时间至数字转换核心器包含计数器，用以计数第一输入时钟的脉冲通过的延迟链的的次数，其中该延迟链包含有多个延迟单元。
9.根据权利要求7所述的时间至数字转换器，其中时间至数字转换核心器还包含窄脉冲检测逻辑器，用以决定该第一输入时钟与该第二输入时钟的时间差值的计数中是否包括最后一次循环的时钟输出。
10.根据权利要求9所述的时间至数字转换器，是用以产生第一输入时钟的多数个样本，其中，该些样本的取样次数等于该第一组多相位时钟的时钟数目乘以该第二组多相位时钟的时钟数目。
11.根据权利要求1所述的时间至数字转换器，其中该第一组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间Δ。
12.根据权利要求11所述的时间至数字转换器，其中该第二组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间，该延迟时间等于该延迟时间Δ除以该第二组多相位时钟的时钟数目。
13.根据权利要求1所述的时间至数字转换器，其中，该第二多相位时钟产生器为相位内插器，该第二组多相位时钟是由该相位内插器将该第二输入时钟与一预设时钟进行内插而产生。
14.根据权利要求13所述的时间至数字转换器，其中该预设时钟为该第二输入时钟延迟一延迟时间Δ的延迟版本。
15.一种用以决定第一输入时钟与第二输入时钟间的时间差的方法，包含有：
接收第一输入时钟，以产生第一组多相位时钟；
接收第二输入时钟，以产生第二组多相位时钟；以及
利用时间至数字转换核心器依据该第一组多相位时钟与该第二组多相位时钟以产生数字值；其中该数字值表示该第一输入时钟与该第二输入时钟间的时间差值。
16.根据权利要求15所述的方法，其中产生该第二组多相位时钟的步骤包括有：
将该第二输入时钟与一预设时钟进行相位内插，以产生该第二组多相位时钟。
17.根据权利要求16所述的方法，其中该预设时钟为该第二输入时钟的延迟版本。
18.根据权利要求15所述的方法，其中该第一组多相位时钟是利用该第一输入时钟通过包含多个延迟单元的一延迟链而产生。
19.根据权利要求18所述的方法，其中该多个延迟单元中的每一该延迟单元具有一延迟时间Δ，且该预设时钟是利用延迟该第二输入时钟延迟时间Δ而产生。
20.根据权利要求15所述的方法，其中该数字值是利用该第二组多相位时钟取样该第一组多相位时钟而产生。
21.根据权利要求15所述的方法，其中该第一组多相位中连续时钟的每两相邻时钟间隔为一延迟时间Δ。
22.根据权利要求21所述的方法，其中该第二组多位时钟中连续时钟的每两相邻时钟间隔为一延迟时间，该延迟时间等于该延迟时间Δ除以该第二组多相位时钟的时钟数目。
23.一种时间至数字转换器，包含有：
多个延迟单元，用以接收第一输入时钟，产生第一组多相位时钟；
相位内插器，将第二输入时钟与预设时钟进行相位内插，以产生第二组多相位时钟；以及
逻辑电路，依据该第一组多相位时钟与该第二组多相位时钟产生一数字值，其中该数字值表示该第一输入时钟与与该第二输入时钟间的时间差值。
24.根据权利要求23所述的时间至数字转换器，其中该预设时钟是延迟该第二输入时钟一延迟时间而产生。
25.根据权利要求24所述的时间至数字转换器，其中该第一组多相位时钟中连续时钟的每两相邻时钟是由一延迟时间所间隔。
26.根据权利要求23所述的时间至数字转换器，其中该逻辑电路利用该第二组多相位时钟取样该第一组多相位时钟的每一时钟。
27.根据权利要求23所述的时间至数字转换器，其中该逻辑电路包含计数器，用以计数第一输入时钟的脉冲通过该多个延迟单元的次数。
28.根据权利要求23所述的时间至数字转换器，其中该逻辑电路还包含窄脉冲检测逻辑器，用以决定该第一输入时钟与该第二输入时钟的时间差值的计数中是否包括最后一次循环的时钟输出。
29.根据权利要求23所述的时间至数字转换器，是用以产生第一输入时钟的多数个样本，其中，该些样本的取样次数等于该第一组多相位时钟的时钟数目乘以该第二组多相位时钟的时钟数目。
30.根据权利要求23所述的时间至数字转换器，其中该第一组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间Δ。
31.根据权利要求30所述的时间至数字转换器，其中该第二组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间，该延迟时间等于该延迟时间Δ除以该第二组多相位时钟的时钟数目。