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一种多功能数字钟设计
申请号	CN201610156429.9	申请日	2016-03-21	公开(公告)号	CN107219751A	公开(公告)日	2017-09-29
申请人	高芳;			发明人	高芳; 覃春华;
摘要	本发明涉及数字钟技术领域，具体涉及一种多功能数字钟设计。本发明主要由计时电路 (1)，脉冲发生电路(2)，校分校时电路(3)，清零电路(4)，译码显示电路(5)和报时电路(6)组成。计时电路在脉冲电路的作用下，产生24小时的计时，同时校分校时控制计时电路中的使能端进行校分，而清零电路则控制计时电路的清零端实现时钟的清零功能，最终将计时电路的输出数据输入到译码显示电路实现时钟的显示。另外将计时电路的输出数据输入到报时电路中，完成报时功能。
权利要求	1.一种多功能数字钟设计，其特征在于，本发明主要由计时电路(1)，脉冲发生电路(2)，校分校时电路(3)，清零电路(4)，译码显示电路(5)和报时电路(6)组成。计时电路在脉冲电路的作用下，产生24小时的计时，同时校分校时控制计时电路中的使能端进行校分，而清零电路则控制计时电路的清零端实现时钟的清零功能，最终将计时电路的输出数据输入到译码显示电路实现时钟的显示。另外将计时电路的输出数据输入到报时电路中，完成报时功能。 2.根据权利要求1所述的一种多功能数字钟设计，其特征在于，能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。 3.根据权利要求1所述的一种多功能数字钟设计，其特征在于，分别由六个数码管显示时分秒的计时。 4.根据权利要求1所述的一种多功能数字钟设计，其特征在于，K1是系统的使能开关，K1＝0正常工作，K1＝1时钟保持不变。K2是系统的清零开关，K2＝0正常工作，K2＝1时钟的分、秒全清零。在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统的校分开关，K3＝0正常工作K3＝1时可以快速校分；K4是系统的校时开关，K4＝0正常工作，K4＝1时可以快速校时。 5.根据权利要求1所述的一种多功能数字钟设计，其特征在于，时钟具有整点报时功能，当时钟计到59’ 51”时开始报时，在59’ 51”，59’ 53”，59’ 55”，59’ 57”时报时频率为 512Hz，59’ 59”时报时频率为1KHz。 6.根据权利要求1所述的一种多功能数字钟设计，其特征在于，星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。
说明书全文	一种多功能数字钟设计技术领域 [0001] 本发明涉及数字钟技术领域，具体涉及一种多功能数字钟设计。背景技术 [0002] 数字钟被广泛用于个人家庭，车站，码头、办公室等公共场所，成为人们日常生活中的必需品。由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度，运用超过老式钟表，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。发明内容 [0003] 本发明主要由计时电路(1)，脉冲发生电路(2)，校分校时电路(3)，清零电路(4)，译码显示电路(5)和报时电路(6)组成。计时电路在脉冲电路的作用下，产生24小时的计时，同时校分校时控制计时电路中的使能端进行校分，而清零电路则控制计时电路的清零端实现时钟的清零功能，最终将计时电路的输出数据输入到译码显示电路实现时钟的显示。另外将计时电路的输出数据输入到报时电路中，完成报时功能。附图说明 [0004] 图1：数字钟的原理框图 [0005] 图2：分频模块设计图 [0006] 图3：2分频电路图 [0007] 图4：24分频电路图 [0008] 图5：48分频电路图 [0009] 图6：100分频电路图 [0010] 图7：计时电路图 [0011] 图8：秒计时电路图 [0012] 图9：显示电路图 [0013] 图10：控制模块图 [0014] 图11：清零电路图 [0015] 图12：保持电路图 [0016] 图13：校分校时电路图 [0017] 图14：星期显示电路图具体实施方式 [0018] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施仅仅用以解释本发明，并不用于限定本发明。 [0019] 本发明主要由计时电路(1)，脉冲发生电路(2)，校分校时电路(3)，清零电路(4)，译码显示电路(5)和报时电路(6)组成。计时电路在脉冲电路的作用下，产生24小时的计时，同时校分校时控制计时电路中的使能端进行校分，而清零电路则控制计时电路的清零端实现时钟的清零功能，最终将计时电路的输出数据输入到译码显示电路实现时钟的显示。另外将计时电路的输出数据输入到报时电路中，完成报时功能。 [0020] 子模块电路设计： [0021] 优选的，分频模块设计如图2。 [0022] 优选的，2分频电路是通过将D触发器的端与D端接在一起就可以从Q端得到触发器信号的2分频信号，如电路图3。 [0023] 优选的，24分频器可由模为24的计数器构成，由最高位输出即可得输入信号的24分频信号。模24计数器由两片74160通过反馈置数法构成。(图4中sco和mco是计时模块小时计数调用模24所用。分频电路中直接置1)。 [0024] 优选的，如电路图5，48分频器可由模为48的计数器构成，由最高位输出即可得输入信号的48分频信号。模48计数器由两片74160通过反馈置数法构成。 [0025] 优选的，如电路图6，1000分频器可由模为1000的计数器构成，由最高位输出即可得输入信号的1000分频信号。模48计数器由三片片74160直接串联构成。 [0026] 优选的，如电路图7，计时电路由一个模24计数器和两个模60计数器构成，分别代表时、分、秒各位。基本原理是：将秒位的置位端LDN作为分位的使能端，将分位的置位端LDN作为时位的使能端，高低位之间采用同步的时钟，时钟频率为1Hz的脉冲信号。特别要注意的是由于小时跳转时要达到59分59秒故在反馈置数是条件中要同时包含分位与个位的进位。同时留下使能端与清零端接口给清零保持模块使用。 [0027] 优选的，如电路图8，秒计时电路由模60计数器构成。通过两片74160通过反馈置零法构成模60计数器。当秒计时至59秒的时候由四与非门输出一个低电平将秒个位及秒十位置零，同时将此低电平作为进位信号传递给分个位。 [0028] 优选的，如电路图9，时计时电路，由模24计数器构成。要注意的是要使进位信号设计在23时置零进位，必须得等到秒与分信号都计时到59时才能进位清零，所以反馈信号的输入端还要添加秒和分计时模块的进位信号。 [0029] 优选的，如电路图9，显示电路主要有24选4的数据选择器，计数器、74138译码器、7447显示译码器组成。由于要求是动态显示，需要以足够高的频率来分别显示时钟的时位、分位和秒位。计数器的作用是驱动24选4的数据选择器分别选择时钟的时位、分位和秒位送给显示译码器7447去驱动数码管发光，同时又要通过译码器74138来选择使用哪个数码管显示时钟的时位、分位和秒位。由于时、分、秒每个都需要两个数码管来显示，所以计数器应该为模6的计数器。24选4的计数器可由3个74157组成，其中每个74157的相同的输出相或后充当新的输出。 [0030] 优选的，控制模块由清零，保持，校分校时三个子模块构成如电路图10。 [0031] 优选的，清零电路比较简单，通过开关直接接到计时电路中秒计时，分计时以及时计时的清零端口。通过开关(图11的K2为清零开关)的闭合，来决定是否清零。 [0032] 优选的，保持电路与清零电路类似。都是通过开关，只是保持电路控制的是电路中的使能端，直接接到秒计数起的使能端进控制。(图12的K1为保持开关)。 [0033] 优选的，如电路图13，校分校时电路，当K为1时，校分模块输出1hz的脉冲供给分计时模块正常计数；当K为0时，校分模块输出2hz的脉冲供给分计时模块校分。其中为了防止拨开关时引发的颤动给校分带来影响，在校分模块中加入了消颤的D触发器。但注意为了控制校59时跳转为零，在电路的计时电路中还要额外加开关控制输入的进位信号。 [0034] 提高部分设计： [0035] 优选的，报时电路是要求电路中的蜂鸣器在每个小时的59分53秒、55秒、57秒发出低音，而在59分59秒发出高音。用二进制数分别表示如表1。 [0036] 优选的，如电路图14，星期显示电路难度不大，与计时电路相似。由模7计数器构成。但要注意的是进位端的控制信号要考虑到秒进位信号与分进位信号。 [0037] 以上所述仅为本发明专利的较佳实施例而已，并不用以限制本发明专利，凡在本发明专利的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明专利的保护范围之内。

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