基于VPX架构的B码对时方法 |
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| 申请号 | CN201611059293.6 | 申请日 | 2016-11-28 | 公开(公告)号 | CN106788950A | 公开(公告)日 | 2017-05-31 |
| 申请人 | 天津津航计算技术研究所; | 发明人 | 魏凯; 刘志杨; 柴营; | ||||
| 摘要 | 本 发明 涉及一种基于VPX架构的B码对时方法，属于精确对时技术领域。本发明的VPX架构中存在电源板、交换板和多 块 刀片 主板 ，刀片间的精确同步和对时，是实现系统负载均衡的前提。B码的接收、守时 电路 是在交换板的FPGA上实现的，FPGA可以将输入进来的B码解码出年月日时分秒信息。同时FPGA提供PCIE 接口 连接到交换板的PCIE交换芯片上，该端口作为EP。交换板的CPU作为PCIE交换网络的RC，而刀片设置为NT模式。每个NT(刀片)当需要对时时，通过PCIE总线的NT端口向EP要当前的时间，取到的时间即是经过对时的系统时间。同时FPGA中预留了一个串行RapidIO接口，RapidIO交换机作为B码时统的冗余备份。B码对时方法，对时 精度 可以达到微秒级，在VPX体系中有很好的应用前景。 | ||||||
| 权利要求 | 1.一种基于VPX架构的B码对时方法，其特征在于，包括以下步骤： |
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| 说明书全文 | 基于VPX架构的B码对时方法技术领域[0001] 本发明涉及精确对时技术领域，具体涉及一种基于VPX架构的B码对时方法。 背景技术[0002] VPX架构作为VME架构的升级和替代，一经推出，就得到了军事、航空航天等高端应用领域的青睐。VPX架构，可以支持高速的互联及串行交换机结构，如RapidIO、PCI Express等，能够满足最苛刻的计算机模块和数字信号处理模块的要求。在对时序要求高的VPX架构中，需要实现多个主板的精确同步和对时。传统的对时方法，以设备级居多，具体到板级的系统，多采用网络对时的方法，但很难做到同步性，而且对时精度很低，只能达到毫秒级。 发明内容[0003] (一)要解决的技术问题 [0004] 本发明要解决的技术问题是：在VPX架构下，多块刀片间对时不同步，对时精度低的问题。 [0005] (二)技术方案 [0006] 为了解决上述技术问题，本发明提供了一种基于VPX架构的B码对时方法，包括以下步骤： [0007] S1.B码发生器将产生的B码信息以422电平的方式发送到VPX架构的交换板上，交换板上FPGA中的B码解码器将输入进来的B码解出年月日时分秒的时间信息，并恢复出秒脉冲信号，交换板上FPGA中的授时寄存器组接收外部温补晶振发过来的时钟计数，并由秒脉冲信号来做清零处理； [0008] S2.将交换板CPU设置为PCIE交换机的根结点RC，将刀片设置为非透明NT模式，FPGA的PCIE端口设置为端点EP模式，所述PCIE端口连接到交换板上的PCIE交换机上； [0009] S3.当刀片需要对时时，通过PCIE总线的NT端口向FPGA的PCIE端口要当前的时间，刀片取到的时间即是经过对时的系统时间。 [0010] 优选地，步骤S3中，当PCIE交换机出现故障时，通过交换板上FPGA的RapidIO交换机与刀片实现对等互连，当刀片需要对时时，主动从RapidIO交换机获取当前的时间。 [0011] 优选地，步骤S3中，所述刀片向FPGA的PCIE端口要的当前时间是由FPGA与时统对时并守时的时间。 [0012] (三)有益效果 [0013] 本发明VPX架构中交换板的FPGA上实现的，FPGA将输入进来的B码解码出年月日时分秒信息。同时FPGA提供PCIE接口连接到交换板的PCIE交换芯片上，该端口作为EP。交换板的CPU作为PCIE交换网络的RC，而刀片设置为NT模式。每个NT(刀片)当需要对时时，通过PCIE总线的NT端口向EP要当前的时间，取到的时间即是经过对时的系统时间。同时FPGA中预留了一个串行RapidIO接口，串行RapidIO交换机(SRIO交换机)作为B码时统的冗余备份。B码对时方法，对时精度可以达到微秒级。 附图说明 [0015] 图2为实现本发明实施例的方法所基于的PCIE交换机原理框图； [0016] 图3为实现本发明实施例的方法所基于的SRIO交换机原理框图； [0017] 图4为本发明实施例的B码对时方法原理框图。 具体实施方式[0018] 下面结合图1所示的VPX架构框图、图2所示的PCIE交换网络原理框图、图3所示的SRIO交换网络原理框图以及图4所示的B码对时方法原理框图，对本发明方法作进一步描述。 [0019] 如图1所示，VPX架构由N个刀片、2个交换板、切换模块以及电源板组成。其中，刀片为系统提供计算资源，并基于虚拟化实现负载均衡；交换板可以实现以太网、PCIE以及SRIO等交换功能；切换板可以实现KVM切换；电源板为各模块配置不同的电源，同时电源管理芯片对电源板进行智能管理。 [0020] 如图2所示，PCIE交换机，采用IDT公司一款高性能PCI-E交换机芯片来实现。其上行口Lane0与CPU的PCI-E x1(Port0)相连接，其Lane1-LaneN+4共(N+4)个下行口支持NT模式进入VPX连接器，其中LaneN+1连接另一块交换板的PCIE交换机，Lane1-LaneN连接N块主机板，LaneN+2-LaneN+3连接其他EP设备，LaneN+4连接本板FPGA。 [0021] 如图3所示，SRIO交换机，采用IDT公司一款高性能SRIO交换机芯片来实现。CPU内置了一个SRIO总线控制器，支持1个x1模式SRIO端口接入SRIO交换机。其中1个x4接口的Lane0与CPU的SRIO x1相连接，1个x4接口的Lane0与FPGA的SRIO x1相连接，其余N个x4接口进入VPX连接器。 [0023] 步骤1.B码发生器将产生的B码信息以422电平的方式发送到交换板上，交换板上的FPGA的B码解码器将输入进来的B码解出年月日时分秒的时间信息，并恢复出秒脉冲信号。交换板上的FPGA的授时寄存器组接收外部高精度温补晶振发过来的时钟计数，并由秒脉冲信号来做清零处理。 [0024] 步骤2.将交换板CPU设置为PCIE交换机的RC(RC，Root-Complex根结点)，将刀片设置为NT(Non-Transparent，非透明)模式，FPGA的PCIE端口设置为EP(End-Point，端点)模式，该PCIE端口连接到交换板的PCIE交换机上。 [0025] 步骤3.每个刀片(NT)当需要对时时，通过PCIE总线的NT端口向PCIE端口(EP)要当前的时间(该时间由FPGA与时统对时并守时)，刀片取到的时间即是经过对时的系统时间。 [0026] 其中，当PCIE交换机出现故障时，可以通过交换板上FPGA的RapidIO交换机与刀片实现对等互连，当刀片需要对时间时，就主动从RapidIO交换机取当前的时间。 [0027] 可以看出，本发明依靠交换板上的FPGA来实现B码解码，该解码器将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号。授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此可以获得1微秒以上分辨率的时间信息，并可以实现微秒级分辨率的时间信息。 [0028] FPGA带有三个高速serdes接口可配置为PCIE或SRIO，内带PCIE硬核，以EP模式接入PCIE交换机，各刀片主机和交换板CPU均为PCIEhost模式(其中CPU为RC，刀片为NT模式)，即各刀片主机和交换板CPU均可以通过PCIE交换机来获取FPGA解码出来的时间信息。为了避免PCIE链路故障，各主机板可以周期性获取FPGA指定的标志寄存器信息，以验证FPGA访问是否正常，确定PCIE链路通畅。 [0029] 为了保障系统可靠性，作为系统备份，FPGA内还实现了一路SRIO接口(串行RapidIO接口)，接入SRIO交换机(串行RapidIO交换机)，各个刀片也可通过SRIO接口来读取FPGA内的B码授时信息。 [0030] 本发明在VPX架构中能够实现多块刀片主板对时精度达到微秒级的精确对时。 [0031] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。 |
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