用于测量输入信号的输入时间的装置 |
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| 申请号 | CN201480001488.8 | 申请日 | 2014-09-24 | 公开(公告)号 | CN105431788B | 公开(公告)日 | 2017-12-15 |
| 申请人 | 韩国航空宇宙研究院; | 发明人 | 张在元; 金台植; 玄正煜; | ||||
| 摘要 | 提供一种用于测量输入 信号 的输入时间的装置，并且更具体地，提供使用延时 电路 而比参考时钟更准确地测量 输入信号 的输入时间的装置。 | ||||||
| 权利要求 | 1.一种用于测量输入信号的输入时间的装置，包括： |
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| 说明书全文 | 用于测量输入信号的输入时间的装置技术领域背景技术[0002] 定位是一种找出位置和速度等的技术，而当前的无线定位技术发展成利用已有的网络，利用新的独立网络并且利用全球定位系统(GPS)。关于技术发展趋势，执行无线定位的一般方法可以被分类为基于网络的方法、基于手持机方法、基于专用网络的方法和使用GPS的方法中。 [0003] 通常，定位方法一般可以被归类如下。存在通过测量从基站输入至手持机的信号的到达角(AOA)获得手持机的位置的到达角方法、通过基于使用无线电波的时间的方法而测量无线传播时间以使用到达时间(TOA)获得位置的方法、使用来自两个基站的无线电波的到达时间之间的相对差的到达时间差(TDOA)方法。使用来自GPS卫星的信号找出位置的方法可以是代表性的TOA方法。 [0004] TOA方法是通过测量手持机和基站之间的无线传播时间而获得距离的方法。原理是，基于每个基站从由多个基站测量的多个测量值中生成圆圈，并且手持机被放在圆圈的交叉点。 [0005] 基本上，在使用TOA的方法的情况下，基站和手持机都需要被准确地同步并且盖时间戳，以允许基站找出来自手持机的信号何时开始需要被执行。在使用TOA方法的定位系统中，有需要知道至少四个基站的位置以及对每个基站的伪距以获得手持机的位置。如果高度确定，那么有需要知道至少三个基站的位置。 [0006] 在使用GPS卫星的系统中，一般使用递归最小二乘法来确定绝对位置。获得的解的唯一性被验证，并且经分析获得解而没有使用递归最小二乘法的方法也被提出。但是，地面无线定位系统可以具有与使用GPS卫星的系统相比较小的伪距，并且频繁地引起用于接收来自手持机的信号的基站的接收器的位置基本上在同一平面上的情况。 [0007] 在这种情况下，精度因子(DOP)是差的，并且因此尽管测量值是准确的，但是位置精度被大大减少，具体地，在垂直方向上的精度被大大减少。当基于小伪距测量值而获得解时，可以存在满足导航方程的多个解。为了解决上述问题，可以使用直接获得解而没有递归的的直接解方法。 [0008] TDOA方法基于从不同地点发送的信号的到达的时间差而确定位置。测量与从两个基站到手持机的距离差成比例的无线电波的到达时间差，并且使用来自两个基站的距离差为常数的位置，也就是说两个基站作为焦点，在双曲线上定位手持机。 [0009] 从三个基站获得两条曲线，并且手持机定位在两条双曲线之间的交叉点处。一般基于互相关方法来测量TDOA。 [0010] TDOA方法不测量绝对值时间信息，而是仅测量比TOA更容易地实现的接收时间差。 [0011] 在如上文描述的定位系统中，需要准确地测量当从目标发送的信息被传送至每个接收器时的时间。时间测量的精度取决于在接收器系统中使用的参考时钟。也就是说，由于参考时钟是快的，目标信号的输入可以被更准确地测量。但是，随着参考时钟速度增加，要处理的输入信号的数据量也可能增加。 [0012] 例如，多边(MLAT)系统主要使用100MHz的时钟在10ns处生成时钟。在这种情况下，最大时间误差可以为10ns并且其距离误差可以为3m。 [0014] [相关现有文件] [0015] [专利文件] [0016] 韩国早期公开专利公布号No.10-2007-0117408(公布日期：2007年12月[0017] 12日) 发明内容[0018] [技术问题] [0019] 本发明的目的为提供通过使用延时电路而比取决于参考时钟的时间测量的精度更准确地测量输入信号的输入时间的装置。 [0020] [技术方案] [0021] 在一个一般方案中，用于测量输入信号的输入时间的装置包括：接收信号的信号输入单元(100)；生成参考时钟的时钟生成单元(200)；与时钟生成单元(200)连接并且包括至少一个延时电路(310)的延时单元(300)；与信号输入单元(100)、时钟生成单元(200)和延时单元(300)连接并且取决于从时钟生成单元(200)和延时电路(310)输入的时钟信号而检测从信号输入单元(100)输入的信号的检测单元(400)；和基于检测单元(400)所检测的数据而操作来自信号输入单元(100)的输入信号的输入时间的操作单元(500)。 [0023] 延时单元(300)的延时电路(310)以串行结构、并行结构或串行/并行结构连接。 [0024] 当输入时钟信号时，检测单元(400)在感测到输入信号时生成并存储值“1”，在未感测到输入信号时生成并存储值“0”。 [0025] 检测单元(400)可以将由参考时钟和用于延迟对应参考时钟的时钟生成的值存储在一个集合中。 [0026] [有益效果] [0027] 根据依照本发明的示例性实施方式的用于测量输入信号的输入时间的装置，可以通过使用被用户通过使用延时电路所延迟期望时间的时钟，以比取决于参考时钟的输入信号的输入时间的测量的精度更高的精度来测量输入信号的输入时间。 [0028] 而且，使用延时电路，例如缓存器和触发器等可以容易地实现延时单元，从而减少制造成本。 [0029] 而且，可以通过实现延时单元为延时电路的串行、并行或串行/并行结构，产生更多适合该目的的等多种产品。 [0030] 而且，当输入时钟信号时，可以在感测到输入信号是通过存储生成的值“1”在未感测到输入信号时存储生成的值“0”而容易地生成数据。 [0032] 图1是根据本发明的示例性实施方式的用于测量输入信号的输入时间的装置的示意图。 [0033] 图2为示出一个实例的实例化图，在该实例中图1中的检测单元检测来自信号输入单元的输入信号以测量输入信号的输入时间的实例。 [0034] 图3为根据本发明的另一个示例性实施方式的用于测量输入信号的输入时间的装置的示意图。 [0035] 图4为根据本发明的再一个示例性实施方式的用于测量输入信号的输入时间的装置的示意图。 具体实施方式[0036] 在下文中，将参考附图对本发明的示例性实施方式更详细地描述。下文中实例化的附图通过实例的方式提供，以便本发明的精神能够被充足地传送至与本发明有关的本领域的技术人员。但是，本发明并不限于本文中提出的附图，而是可以以许多不同形式来变形。而且，在整篇说明书中，相同的参考标号指示相同的元件。应当注意，在整篇附图中，相同的组件由相同的参考标号来指示，如果可以的话。而且，除非有相反指示，否则在包括技术和科学术语的说明书中使用的术语具有和与本发明有关的技术人员通常理解的意思相同的意思，并且可以使本发明的主旨模糊的已知功能和构造的详细描述将在以下说明书和附图中省略。 [0037] 图1为根据本发明的示例性实施方式的用于测量输入信号的输入时间的装置的示意图，图2为示出了一个实例的实例化图，在该实例中图1中的检测单元检测来自信号输入单元的输入信号以测量输入信号的输入时间，图3为根据本发明的另一个示例性实施方式的用于测量输入信号的输入时间的装置的示意图，图4为根据本发明的再一个示例性实施方式的用于测量输入信号的输入时间的装置的示意图。 [0038] 如图1中所示出的，根据本发明的示例性实施方式的用于测量输入信号的输入时间的装置包括信号输入单元100、时钟生成单元200、延时单元300、检测单元400和操作单元500。 [0039] 信号输入单元100接收信号。也就是说，信号输入单元100接收来自外界的信号。 [0040] 时钟生成单元200生成参考时钟。因为参考时钟是快的，所以目标信号的输入时间可以被更准确地测量，但是随着参考时钟速度增加，要处理的输入信号的数据量可能增加，优选地是使用可以被实时处理的参考时钟。 [0041] 延时单元300连接至时钟生成单元200并且包括至少一个延时电路310。 [0042] 在这个配置中，延时电路310为从逻辑电路、缓存器、触发器、可编程逻辑器件(PLD)、基板上的图案中选出的至少任意一种。例如，当具有10ns的周期的时钟(参考时钟)通过缓存器或延时电路时，发生大约1ns的延时。如图2中所示出的，基于延时原则，延时1ns的10个新时钟可以使用10ns的时钟来生成。可替选地，当以30cm的时间间隔形成模式时，时钟每30cm延时1ns。 [0043] 使用延时电路，例如缓存器和触发器等可以容易地实现延时单元并且延时单元比其它延时电路便宜以减少制造成本。 [0044] 延时单元300的延时电路310可以以串行结构、并行结构或串行/并行结构来连接。 [0045] 换句话说，相同的延时电路串行连接并且每个被延时的时钟可以被传送至检测单元(串行连接(见图1))，不同延时电路并行连接并且每个被延时的时钟可以被发送至检测单元(并行连接(见图3))，并且可以实现如上述所述的串行连接和并行连接两种(见图4)。 [0046] 也就是说，可以使用可能在通过延时电路的时刻知道延时的所有电路并且用于控制的延时的各种结合(串行，并行或串行/并行结构)可以被实现。 [0047] 当通过串行连接延时电路310来适配延时单元300时，电路可以被简化并且制造成本可能是便宜的。 [0048] 当通过以并行结构或串行/并行结构连接延时电路310来适配延时单元300时，延时单元300比延时电路串行连接的情况更复杂，并且其制造成本因此增加，但是可以处理由于延时电路中的任意一个的误差而造成的输入信号的输入时间的测量误差，从而增加输入信号的输入时间的测量可靠性。 [0049] 也就是说，可以通过实现延时电路的串行结构、并行结构或串行/并行结构来产生适合目的的更多各种产品。 [0050] 检测单元400连接至信号输入单元100、时钟生成单元200和延时单元300并且取决于从时钟生成单元200和延时电路310输入的时钟信号来检测来自信号输入单元100的输入信号。 [0051] 当输入时钟信号时，检测单元400检测输入信号以能够生成数据。例如，当输入时钟信号时，检测单元400在感测到输入信号时生成并且存储值“1”，在未感测到输入信号时生成并且存储值“0”。而且，将由参考时钟和用于延迟对应的参考时钟的时钟生成的值存储在一个集合中。即当输入时钟信号时，可以通过当感测到输入信号时生成值“1”并且当未感测到输入信号时生成值“0”来以1个比特存储时钟信号。此外，由于由参考时钟和用于延迟对应的参考时钟的时钟生成的值存储在一个集合中，所以可以生成简单数据集合，因为不需要生成用于确认相应的数据对应于那个时钟的复杂附加数据。 [0052] 基于参考时钟延时的时钟可以存储在一个集合中(例如，{C0，C1，C2，…，Cn-1，Cn})。 [0053] 参考图2，{0，0，0，0，…}的数据可以在第一时钟处获得，{0，0，1，1，…}的数据可以在第二时钟处获得，{1，1，1，1，…}的数据可以在第三时钟处获得。数据中所有具有值“0”的数据和具有值“1”的数据与来自信号输入单元100的输入信号的输入时间的测量无关，并且可以使用在值“0”和值“1”共存的第二时钟处获得的{0，0，1，1，…}的数据来测量输入信号的输入时间。原因是C1，C2，Cn-1，Cn的每个延时时间是已知的。 [0054] 在这种情况下，具有值“0”的数据和具有值“1”的数据与来自信号输入单元100的输入信号的输入时间的测量没有关联，但是由于例如噪音或干扰等问题可能造成故障发生，并且因此更优选地是基于值“1”和值“0”共存的时钟确认具有预定时间间隔的时钟的数据。 [0055] 操作单元500基于检测单元400检测的数据而操作来自信号输入单元100的输入信号的输入时间。 [0056] 输入信号的输入时间可以通过以下方程来表示。 [0057] T＝tC0+tCm [0058] (在上述方程中，T表示输入信号的输入时间，tC0表示与其中值“0”和值“1”共存的数据的参考时钟对应的时间，而tCm表示首次输出值“1”的延时电路的延时时间)。 [0059] 将参考上文描述的图2来描述。当在周期为10ns且使用100MHz作为参考时钟的时钟通过其中一个延时电路的情况下发生1ns的延时时，参考在值“0”和值“1”共存的第二时钟处获得的{0，0，1，1，…}的数据来描述，与对应于值“0”和值“1”共存的数据的参考时钟对应的时间为2ns并且首次输出值“1”的延时电路的延时时间为0.2ns，因此成为2.2ns(2ns+0.2ns＝2.2ns)输出至的输入信号的输入时间。 [0060] 也就是说，当从目标发送的信号发送至每个接收器时的时间可以比通过每个接收器的参考时钟测量的输入信号的输入时间更准确地测量。 [0061] 延时单元200可以通过可编程逻辑器件(PLD)来实现。PLD可以被统称为包括可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)等。 [0062] 可编程阵列逻辑(PAL)被归类为低密度可编程逻辑器件(PLD)，同时FPGA被归类为高密度PLD。因此，像PAL一样，FPGA可以通过电熔断器快速实现带有用户编程的期望定制电路。但是，由于通常适配为与或门的结构阵列，PAL具有低电路实现效率，虽然由于可以实现各种形式的数字电路的逻辑和连接结构，FPGA可以实现高性能电路。 [0063] 在以上描述中，本发明的示例性实施方式描述延时电路300可以使用PLD来实现，但是本发明的示例性实施方式的所有组件也可以使用PLD来实现。 [0064] 结果，根据依照本发明的示例性实施方式的用于测量输入信号的驶入时间的装置，可以使用延时电路以比取决于通过使用延时用户期望时间的时钟的输入信号的输入时间的测量更高的准确度来测量输入信号的输入时间。 [0066] [主要元件的详细描述] [0067] 100：信号输入单元 [0068] 200：时钟生成单元 [0069] 300：延时单元 [0070] 310：检测单元 [0071] 400：检测单元 [0072] 500：操作单元 |
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