Transmission line for integrated photonic applications

本発明は、一般に集積フォトニック・アプリケーションのための伝送線路に関する。

（例えば、２０Ｇｂ／秒を超える）超高速光モジュレータは、通常、進行波（ＴＷ：ｔｒａｖｅｌｉｎｇ ｗａｖｅ）構造として実装される。 ＴＷ構成は、長寸のモジュレータのキャパシタンスを、大きな集中キャパシタンスの代わりに、駆動回路に対し妥当な特性インピーダンスを提供するように分布するよう図られている。 このＴＷ構成は、電極に沿って進むマイクロ波変調信号の速度を、同様に電極に沿って進む変調された光波と整合させるように図られている。

理想的な無損失の伝送線路は、伝送線路が無負荷のとき、特性インピーダンス（Ｚ _０Ｕ ）およびマイクロ波速度（ｖ _ｐＵ ）の双方が、最終負荷設計ターゲット（Ｚ _０Ｌ ，ｖ _ｐＬ ）よりも高くなるように設計される。 この文脈において、無負荷とは、伝送線路が光信号を含む導波路と接触していないことを意味する。 理想的な無損失の伝送線路の無負荷状態に対する方程式は、次式を含む。

理想的な無損失の伝送線路の負荷状態に対する方程式は次式を含む。

これらの式のＺはインピーダンスであり、νは速度であり、Ｌはインダクタンスであり、Ｃはキャパシタンスであり、ｃは光速度であり、ｎは屈折率である。

負荷係数とは、モジュレータ全体の長さに対する負荷接触エレメントの全長の比率である。 能動負荷エレメントの各々はキャパシタンスを増加し、これが特性インピーダンスおよびマイクロ波の速度を低下させる。 無負荷の伝送線路のインピーダンスおよび速度を最大化するのは困難である。 一般的な半導体光モジュレータ中の能動光導波路は、単位長あたり高いキャパシタンスを有する。 高キャパシタンスの負荷エレメントと組み合わさった、低い無負荷特性インピーダンスおよび速度は、非常に低い負荷係数（１０〜５０％）をもたらす。 これは、光信号に対する妥当な速度の整合を維持しながら、５０オームに近い、ＴＷモジュレータの最終負荷特性インピーダンスを達成することを困難にする。 低い負荷係数は、当該モジュレータのスペース効率が悪いこと、すなわち、モジュレータの物理的長さの大部分が光変調に寄与していないことを意味する。

なおその上に、変調に寄与しないモジュレータの受動部分は光学的損失を増加させる。 さらに、マイクロ波変調信号が、長めの電極沿いに進まなければならないときに、余分なオーミック損失を被る。 損失の多い伝送線路にともなう一般的問題は、線路のインピーダンスが周波数の関数であり、これにより歪みがもたらされることである。

一つの態様によって、電気路を形成する複数のセグメント、およびこれらセグメントを通貫する連続した光路を含む伝送線路およびその実装の方法が提供される。 セグメントの間に個別インダクタが形成され隣接するセグメントを接続する。 これらインダクタは、集積回路の複数の金属層中に形成され、伝送線路を包含する光モジュレータのキャパシタンスをバランスして伝送線路に対する特性インピーダンスを達成する。

第二の態様において、伝送線路は、連続した電気路を有する複数のセグメントおよびこれらセグメントを通る連続した光路を含む。 セグメントの間に個別インダクタが形成され隣接するセグメントを接続する。 これらインダクタは、集積回路の複数の金属層中に形成され、伝送線路を包含する光モジュレータのキャパシタンスをバランスして伝送線路に対する特性インピーダンスを達成する。 電気路を進む電気信号と光路を進む光信号との間で位相を整合させて動作帯域幅を可能にするよう遅延メカニズムが構成される。

広帯域伝送線路を実装する方法は、伝送線路の隣接するセグメントの間に個別インダクタを接続することによって、広帯域伝送線路の光モジュレータのキャパシタンスをバランスして伝送線路に対する特性インピーダンスを達成するステップと、伝送線路中を進む電気信号と光信号との間で速度を整合させるため制御回路を調整するステップとを含む。

これらのおよび他の特質および利点は、添付の図面と併せ読むことにより、以下の例示的な実施形態の詳細な説明から明らかとなろう。

以下に、単なる例示として、添付の図面を参照しながら本発明の実施形態（群）を説明する。

一つの例示的な実施形態による、セグメントの間に個別インダクタを有する伝送線路を示す図である。

一つの例示的な実施形態の伝送線路に対するヘビサイド条件を表す概略図である。

別の例示的な実施形態による、位相整合のための個別インダクタ、および追加の導波路セグメントを有する伝送線路を示す図である。

別の例示的な実施形態による、位相整合のための個別インダクタ、追加の導波路セグメント、遅延同期ループ、およびバラクタを有する伝送線路を示す図である。

別の例示的な実施形態による、インダクタに対する多層集積回路の断面図である。

ある例示的な実施形態による、伝送線路を作動するためのブロック／流れ図である。

本原理によって、半導体光モジュレータのための最適化された進行波（ＴＷ）構造および制御回路が提供される。 とりわけ有用な実施形態において、フォトニック・モジュレータは、多層金属層を使って集積回路プロセス（例えば、相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセス）において作成される。 本システムおよび方法の態様は、光モジュレータのキャパシタンスをバランスして所望の特性インピーダンスを達成するための、多層金属層インダクタを用いた分散型電極と、変調された光波を低速化してその速度を電気的変調信号に整合させるため、能動モジュレータ・セグメントの間に挿入された低損失光遅延線路と、（例えば、光モジュレータの）伝送線路中を進む電気変調信号と光信号との速度整合のための調整用制御回路、および該調整用制御回路を実装する方法と、を含む。

本発明の実施形態による方法、装置（システム）のフローチャート図もしくはブロック図またはその両方を参照しながら、以下に本発明の態様を説明する。 図中のフローチャートおよびブロック図は、本発明のさまざまな実施形態による、システム、デバイス、および方法のあり得る実装のアーキテクチャ、機能性、および動作を例示する。 いくつかの別の実装において、ブロックに示された機能は、図に示された順序を外れて起こり得る。 例えば、連続して示された２つのブロックが、実際にはほぼ同時に実行されることがあり、関与する機能によっては、時には、これらブロックが逆の順序で実行されることもあり得る。 さらに、ブロック図もしくはフローチャート図またはその両方の各ブロック、およびブロック図もしくはフローチャート図またはその両方中のブロックの組み合わせは、特定の機能または動作を実施する、専用ハードウェア・ベースのシステム、または専用ハードウェアもしくはコンピュータ命令またはその両方の組み合わせによって実装可能なことにも留意する。

本発明が、シリコン技術を用いる所与の例示的なアーキテクチャの観点から説明することになるが、但し、他のアーキテクチャ、構造、基板材料（例、ＩｎＰ、ＧａＡｓ、ポリマーなど）およびプロセスの機能およびステップは、本発明の範囲内で異なり得ることを理解されたい。

本明細書で説明する回路は、集積回路チップに対する設計の一部であるか、あるいは集積回路チップまたはチップ群を用いるものであり得る。 このチップ設計は、グラフィカル・コンピュータ・プログラミング言語で生成し、（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク中などの仮想ハード・ドライブのような）コンピュータ記憶媒体中に格納することができる。 設計者が、チップまたはチップを作成するために使うフォトリソグラフィ・マスクを作成しない場合、その設計者は、それらを行うエンティティに、得られた設計を、物理的手段で（例えば、設計を格納した記憶媒体のコピーを提供することによって）、あるいは電子的に（例えば、インターネットを介して）直接または間接的に送信することができる。 然る後、格納された設計は、フォトリソグラフィ・マスク作成のために適切なフォーマット（例、ＧＤＳＩＩ）に変換され、かかるフォーマットは、通常、ウエハ上に形成されることになる対象チップ設計の複数のコピーを包含する。 フォトリソグラフィ・マスクは、エッチングまたは別様に処理される対象のウエハ（もしくはその上のレイヤまたはその両方）の領域を区画するため使用される。

本明細書に記載の方法は、集積回路チップを作成するために用いることができる。 得られた集積回路チップは、生ウエハの形で（すなわち、複数の未パッケージチップを有する単一のウエハで）、ベア・ダイとして、またはパッケージ形状で流通させることができる。 後者の場合、チップは、（マザーボードまたは他のより高レベルのキャリヤに取り付けるためのリードを備えたプラスチック・キャリヤなどの）シングル・チップ・パッケージ、あるいは（片側または両側表面相互接続あるいは埋め込み相互接続を有するセラミック・キャリヤなどの）マルチチップ・パッケージに搭載される。 いずれの場合も、次いで、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品、のいずれかの一部として、他のチップ、ディスクリート回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに組み込まれる。 最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高度なコンピュータ製品までに亘る、集積回路を含む任意の製品であり得る。

次いで、図面を参照すると、図中の番号は同一または類似のエレメントを表しており、最初の図１では、一つの実施形態による伝送線路１０４中に挿入された、個別な低抵抗（Ｒ）、高誘導性（Ｌ）コイル１０２を示している。 伝送線路１０４は、伝送線路が無負荷のとき、特性インピーダンス（Ｚ _０Ｕ ）およびマイクロ波速度（ｖ _ｐＵ ）の双方が、最終負荷設計ターゲット（Ｚ _０Ｌ ，ｖ _ｐＬ ）よりも高くなるように設計される。 伝送線路１０４の能動負荷エレメントによる周期的ローディングは、全体のモジュレータ長さよりも短い長さの個別エレメント１０２を使った光導波路１０５と接触を行うことによって遂行される。 伝送線路１０４は、光導波路１０５および電気線路１０３（これはコイル１０２を通過する）を含む。 高インダクタンスＬを備えた個別コイル１０２が挿入され、所望の値に近い線路１０４の実効インピーダンスＺが得られる。 個別Ｌ−Ｃセグメント１０６の数は少なく、例えば、線路１０４が連続した伝送線路としてなお効果的に機能するよう、セグメントの物理寸法を線路１０４を進む電気信号の波長より十分小さく保つ程度の数である。

とりわけ有用な実施形態において、コイル１０２は、集積回路の中に束ねて設けられた多層金属層を使って形成される。 コイル１０２は、（高Ｌで）非常に低い直列Ｒを持つように作成することができ、ヘビサイド条件をほぼ満たす線路１０４が得られる。

図２を参照すると、損失の大きい伝送線路に対するヘビサイド条件は以下を含む。 （歪みのない伝播のための）ヘビサイド条件は、次式を含む。

この式のＲは抵抗値であり、Ｇは相互コンダクタンスであり、Ｌはインダクタンスであり、Ｃはキャパシタンスである。 損失の大きい伝送線路のインピーダンスは、次式を含む。

ヘビサイド条件が満たされたとき、Ｚは理想線路の式と同じになる。

図２は、伝送線路の差分セグメントδＸに対するパラメータδＲ、δＧ、δＬ、およびδＣを示す。

再度図１を参照すると、導波路範囲内のギャップは（例えば、集積回路設計においては、メタル・デザイン・ルールだけに制限され）最小に保つことができる。 これは、モジュレータの効率を向上させ、システムの全体的なサイズを低減させる。 電極１０８は、能動光モジュレータの電気コンタクト１１０沿いに取り付けられた個別インダクタ１０２を用いて、モジュレータの一つのアームに分散型電極構造１１４を形成する。 インダクタ１０２と容量的に能動な光導波路１０５との組み合わせは、ＬＲＣ分布回路を形成する。 本アプローチの利点の一つは、３つの回路パラメータの２つを制御するためにインダクタ１０２を最適化できることである。 これらには、単位長あたりのインダクタンスおよび単位長あたりの抵抗値が含まれる。 インダクタンスは、さまざまなモデリング・ツール（例、ＡＳＩＴＩＣ（Ｒ）、ＨＦＳＳ（Ｒ）、ＡＧＩＬＥＮＴ（Ｒ）、ＡＤＳ（Ｒ）など）を使って設計および予測することができ、モジュレータ電極の抵抗値は、レベルの間のビアを使い、束ねて設けられた多層金属層（ＣＭＯＳプロセスで利用可能）を利用して最小化することができる。 ＬＲＣ分布回路のＬおよびＲは、分散型電極中のインダクタ１０２の設計によって決められるが、単位長あたりのキャパシタンス（Ｃ）は能動光導波路１０５の物理的長さにより設定される。 インダクタンス・コイル１０２は、望ましくは、約１ｐＨから１０ｎＨの間のインダクタンスを含み、望ましくは、５０オームより低い直列抵抗値を含む。

実際面において、このことは、負荷特性インピーダンスの目標値は、背景技術に記載した方程式で示されるように達成できるが、マイクロ波の速度が光信号の速度より大幅に遅れる可能性が高い。 特性インピーダンスは約２０〜１５０オームの間とすることができるが、他の基準を用いることも可能である。 光および電気信号の間の整合を同時に達成するため、図３に示されるように、能動光モジュレータ・セグメントの各々の間に個別の低損失光遅延エレメント２１０を挿入することができる。

モジュレータの構成には、光入力信号を分岐に分配するスプリッタ（図示せず）を含めることができる。 図１、図３〜４は、モジュレータに対する一つの伝送線路を備えた単一の分岐を示す。 モジュレータはこれら分岐の一つ以上を含むことになろうが、全ての分岐に伝送線路を含めることもまたは含めないことも可能である。 スプリッタ（図示せず）を用い、一つ以上のアームに制御を施し、それらアームの間で光信号の位相差を生成することができる。 分割された信号は、（例えば、分岐の終端でカップラ（図示せず）を使って）再融合することができる。 従って、アーム間の位相差が１８０度であった場合、両信号が一緒に再融合されたとき、これらは相互キャンセルされる。 位相差が０度または３６０度の場合、出力端で全信号が再び供給される。 このように、このモジュレータは、光信号の伝送のオン・オフ・スイッチとしても機能することができる。 一例において、１つまたは２つの入力端と２つの出力端とを有するモジュレータに対し、同じ技法を使って、入力（群）をどちらかの出力端に向かわせることができる。 また、他の構成を提供することも可能である。

図３を参照すると、伝送線路２０４（これは光モジュレータのアームであり得る）は、整合された光学的および電気的遅延を含む。 コイル１０２中のＬを増加するとセグメント（または段）１０６あたりの遅延も増加し、電気路２０３中の電気信号の伝播速度と光導波路２０５中の光の伝播速度との間にミスマッチが生じる。 例えば、Ｌ＝１００ｐＨ、およびＣ＝１００ｆＦの場合、このとき段あたりの遅延は３ｐｓとなる。 段（１０６）のサイズが１００ミクロンの場合、これは光が１ｐｓで進行する距離であり、このとき段あたり２ｐｓの速度のミスマッチが存在する。 １０または２０の段に対し、このミスマッチは２０〜４０ｐｓとなり、２０Ｇｂ／秒に対しては許容できないものとなる。 遅延を整合させるために導波路セグメント２１０（例、光ファイバ）を加えることができる。 セグメント２１０の長さは、適切な遅延を与えるように選定される。

図４を参照すると、別の実施形態による伝送線路３０４が例示的に示されている。 電気信号と光信号との間のマッチングは、電気線路２０３のＣ負荷中にバラクタ３０２を加えることによって適応させることができる。 さらに、ＤＬＬ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ（遅延同期ループ））３０５を用い、光信号と電気信号との間の位相差を調節することができる。 ＤＬＬ３０５は、光遅延と電気遅延とを自動的に整合させる。 光遅延と電気遅延とのマッチングは、プロセス・バラツキ、温度の変化などに応じで変わり得る。 遅延の不完全なマッチングは、最大達成速度を制限する。 そこで、電気伝送線路のＣ負荷部分に加えられたバラクタ３０２は、回路３１０を使って、モジュレータのアーム（線路３０４）から出てくる光信号をタップ取り出ししその信号を電気ドメイン（光エッジ）に変換する。 タップ３１１は光エネルギの小部分（例えば、１０％未満が望ましく、さらに望ましくは５％未満）を収集する。 回路３１０は、光信号を電気信号に変換するための光ダイオード３１２または類似部品を含む。 また、増幅器３１４または他の回路素子も用いられる。 ＤＬＬ３０５は、位相検出器３０６を使って、電気エッジの到着時間と光エッジの到着時間とを比較する。 位相検出器の出力（早い／遅い）はループ・フィルタ３０８によってフィルタされ、これはこの信号をフィルタし、双方の遅延のマッチングを確実にするためバラクタ３０２を制御する。 モジュレータに複数のアームを持たせ、少なくとも一つに本原理による伝送線路を含めることができることを理解すべきである。

一つの実施形態において、高帯域幅、低歪みの集積電気−光伝送線路３０４が、広帯域の動作に対するインピーダンス要求事項を満たすため、該線路を段１０６に分割し、段１０６の間に多層金属による高インダクタンス低抵抗（例えば、５０オーム以下のインピーダンス、望ましくは約１０オーム未満、さらに望ましくは１〜５オームの間、ただし、より少ないセグメント数のより短い線路に対してはこれより高い値も適切であり得る）の（例えばらせん状の）個別インダクタ・コイル１０２を挿入することによって提供される。

光波および電波の伝播速度（段あたりの遅延）は可能な限り最高のデータ転送速度、例えば１Ｇｂ／秒以上、さらに望ましくは１０Ｇｂ／秒以上を達成するように整合される。 本原理は、電気信号の速度を、光信号の速度に整合するように自動的に適合させる。 このことは、処理過程、温度などのどのような状態においても最高の動作速度を可能にする。 ＤＬＬ３０５が例示的に表されているが、他の調整用制御回路または遅延メカニズムを用いることもできる。

光モジュレータ中に伝送線路３０４を用いる場合、モジュレータに高速マッハツェンダー・モジュレータを含め、少なくとも一つの位相モジュレータ電極が伝送線路３０４を含むようにすることができる。 別の実施形態において、高速電界吸収モジュレータは、利得モジュレータ電極として、伝送線路（群）３０４を用いる。 このモジュレータは、Ｓｉ、ＧａＡｓ、ＬｉＮｂＯ _３ 、ＩｎＰ、あるいは他の任意の半導体化合物、単結晶または高分子材料の一つ以上から形成された基板を有する集積回路の中に含めることができる。

本原理による構造を、従来式の集中（追加インダクタ・コイルのない）構造と２０Ｇｂ／秒で比較するためのシミュレーションを行なった。 従来式アプローチが５Ｇｂ／秒未満の動作に限定されたのに対し、提案の伝送線路構造が２０Ｇｂ／秒で使われたとき、（アイ・チャート中の）データ・アイが広く開かれた。 ９０ｎｍＣＭＯＳプロセス中へのピーキング・コイルの実際の実装を使ったシミュレーションも行われた。 コイルの直列Ｒを低く保つための特別なステップを取る必要があった（Ｒを最小化するために数枚の金属層が束ねて設けられた）。 このシミュレーションでは、２０Ｇｂ／秒の動作は、インダクタ・コイルの直列Ｒに敏感であることが示された。

図５を参照すると、集積回路４００は、一つの例示的な実施形態による伝送線路４０４の一部を含む。 集積回路４００は、望ましくは半導体集積回路チップ含むが、印刷配線基板または他の構成を用いることもできる。 回路４００は、一つの例となる構成を示すため例示的に描かれている。 なお、他のデバイスおよび構造を含む他の構成を用いることも可能である。 例えば、（増幅器、ＤＬＬなどに用いるための）モジュレータ、ダイオード、バラクタ、トランジスタを、回路４００中に組み込む、または回路４００に連結することもできる。 回路４００には、光導波路４０６および電気路４０８を含む少なくとも一つの伝送線路４０４（例えば、線路１０４、２０４、および３０４を参照）を包含する単一のチップを含めることができる。 光導波路４０６には、光ファイバまたは他の導波路を含めることができる。

回路が連続していることを示すために、回路４００は、分離線によって２つの部分で示されている。 一本の伝送線路を単一のチップ上で用いることもでき、複数のチップに亘って連ならせることも、ケーブル、ファイバ、もしくはリードまたはこれらの組み合わせを使い、より大きな距離に亘って接続することもできる。 回路４００は基板４１０を含み、これには、例えば、Ｓｉ、ＩｎＰ、ＧａＡｓ、ＬｉＮｂＯ _３ 、ポリマー、あるいは他の元素または化合物を包含させることができる。 基板４１０は、その上に形成された複数の層４１２を有する。 層４１２は導電線路４１４を含む。 導電線路４１４は、回路４００のさまざまな機能のために用いることができるが、図５は、インダクタ・コイル１０２中の直列抵抗値を低減するための複数の線路４１４および接続部４１６を示している。 コイル１０２の全体は描かれていないが、図示の部分は、組み合わされてコイル１０２を形成するいくつかの導電線路４１４を示している。 電気路４０８は、コイル１０２と接続し、伝送線路４０４を通貫している。 光路４０６も、回路４００に沿ってまたはこれを貫いて連続して通っている。 追加された導波路セグメント２１０（図４参照）は、チップの間または一つのチップ上など、回路４００上に配置することができる。

図６を参照すると、一つの実施形態による、広帯域伝送線路を実装する方法が例示的に示されている。 ブロック５０２において、伝送線路に対する特性インピーダンスを得るため、光モジュレータのキャパシタンスが広帯域伝送線路とバランスされる。 ブロック５０４で、このバランスは、例えばらせんインダクタなどの個別インダクタを伝送線路の隣接するモジュレータ・セグメントの間に接続することによって達成し得る。 ブロック５０６で、インダクタは、直列抵抗値を低減しインダクタンスを増大するため、集積回路の複数の金属層の中に形成される。

ブロック５０８において、連続する伝送線路中のそれぞれの経路を進む電気信号と光信号との間で速度を整合させるため、制御回路が調整される。 ブロック５１０で、調整には、光路に一つ以上の光遅延線路を挿入するステップを含めることができる。 ブロック５１２で、この調整には、遅延同期ループ（ＤＬＬ）を使って電気信号の位相と光信号の位相とを比較するステップを含めることができる。 ブロック５１４で、調整には、セグメントのキャパシタンスに結合されたバラクタを調節するステップを含めることができる。 バラクタはＤＬＬの出力を使って調節することが可能である。

集積フォトニック・アプリケーションに対する、低歪み高帯域幅の適応伝送線路のためのシステムおよび方法の好適な実施形態を説明してきたが（これらは例示的なものであり、限定することは意図されていない）、当業者が前述の教示を踏まえて修改および変形を行えることに留意されたい。 従って、開示した特定の実施形態に変更を加えることができ、これらは、添付の請求項によって梗概された本発明の範囲内にあることを理解されたい。