一种数据处理装置，比如与时钟信号同步运行的微型计算机，当时钟的频 率显著发生偏离的时候可能发生故障。因而，提供了作为检测时钟信号的频率 是否低于预定值的这种频率检测电路。检测输出用于复位CPU的运行。例如， 在日本专利特许公开2002-55130中公开了具有此功能的电路。
该专利中所公开的频率检测电路，具有电容C和电阻R。在每一次时钟电 平改变的时候对电容C进行充电和放电。在一个时钟周期之内没有完成充电或 者放电的时候输出误差检测信号。
然而，常规的频率检测电路使用电容C和电阻R，从而存在着问题，即检 测特性随着电源电压、环境温度、制造中的改变等而变化。从而精确检测时钟 频率是否低于预定值是困难的。
同样，构成上述数据处理装置的模拟元件的特性随着使用条件比如在运输 (shipment)之后的环境温度而改变，从而存在频率检测电路的检测特性改变的 问题。
特别的，在上述常规的数据处理装置中，存在着当时钟频率低于预定频率 (也就是，其中数据处理装置没有故障的预定频率内)的时候存在着问题，不 能检测到其频率异常的问题。

根据本发明的频率检测电路具有上升/下降检测电路，检测检验目标时钟的 上升和下降并输出响应于所述上升的上升检测信号以及输出响应于所述下降的 下降检测信号，还具有脉冲宽度检测/误差检测电路，用来检测来自所述上升以 及下降检测信号的半周期检验目标时钟的脉冲宽度，并在该脉冲宽度长于预定 时间的时候输出表示频率异常的误差检测信号。
同样，根据本发明的频率检测电路具有状态保持寄存器，其储存检验目标 时钟的表示上升的上升信息以及表示下降的下降信息，并且当在从检验目标时 钟的上升沿起的预定时间内没有储存下降信息或者在从检验目标时钟的下降沿 起的预定时间内没有储存上升信息的时候，输出表示频率异常的误差检测信 号，还具有上升/下降检测电路，用来检测检验目标时钟的上升和下降，并输出 响应于所述上升的上升信息和响应于所述下降的下降信息，还具有边沿检测信 号发生电路，生成关于上升检测信号和下降检测信号的上升信息和下降信息， 并将包含这些信息的边沿检测信号输出到状态保持寄存器。
附图说明
通过下面所给出的详细的说明及相应的附图将更充分理解本发明，所给出 的附图仅仅作为说明，从而不是对本发明的限定，其中：
图1是表示本发明的频率检测电路的一个实施例的电路图；
图2是表示如图1所示的频率检测电路在正常时间运行的时序图；
图3是表示如图1所示的频率检测电路在误差检测时间运行的时序图；
图4是表示其内配置有本发明的频率检测电路的数据处理装置的方框图。

下面参照附图说明本发明的优选实施例。下面的描述说明了本发明的实施 例，本发明不能解释成被限定在下面的描述中。
图1是表示构成本发明的数据处理装置的频率检测电路的一个实施例的电 路图。
图1中所示的检验目标时钟是，例如当本实施例的数据处理装置由一种半 导体集成电路装置构成的时候，基于从外部所提供的时钟的半导体集成电路中 产生的并被提供于CPU、计时器、存储器、控制电路等的基本时钟。当然，检 验目标时钟可以从半导体集成电路装置外部提供。在一优选的实施例中，参考 时钟由设置在半导体集成电路中的环形振荡器产生。同样，如图1所示的参考 时钟是其振荡频率不受外部时钟或者信号的影响的时钟，其独立地从包含在数 据处理装置内部的振荡电路输出。
如图1所示，本实施例的频率检测电路构成为具有状态保持寄存器1，其 储存检验目标时钟的状态(关于上升或者下降的信息)以及检测频率异常，检 验目标时钟是频率检测目标的时钟，该频率检测电路还具有上升/下降检测电路 2，输出响应于检验目标时钟的上升的上升检测信号和输出响应于下降的下降检 测信号，还有取样时钟生成电路3，生成取样时钟以储存在状态保持寄存器1 中的检验目标时钟的状态，以及边沿检测信号发生电路4，输出边沿检测信号， 其是基于上升检测信号和下降检测信号的检验目标时钟的边沿检测结果。
上升/下降检测电路2构成为具有三个触发器21-23，它们串联在一起，并 获取与参考时钟的上升或者下降同步的检验目标时钟值，该上升/下降检测电路 2还具有两个延迟电路24、25，用于延迟触发器23的输出，还有脉冲信号发生 电路26，用于输出上升检测信号(上升_检测)，其是在检验目标时钟的上升检 测时刻参考时钟的一周期宽度的脉冲信号，以及输出下降检测信号(下降_检 测)，其是在检验目标时钟的下降检测时刻参考时钟的一周期宽度的脉冲信号。
取样时钟生成电路3构成为具有分频电路31，将参考时钟信号分为一半， 还具有分频电路32，将分频电路31的输出信号分为一半，以及脉冲信号发生 电路33，输出由基于分频电路32的输出的参考时钟的半周期宽度的脉冲信号 组成的取样时钟。这里，在本实施例中，示出取样时钟的周期设定为四倍于参 考时钟的配置，但是取样时钟的周期并不限于此，其可以设定为2倍或者8倍、 一般为n(其中n是2或者2以上的整数)倍的周期。
边沿检测信号发生电路4设定为具有上升边沿检测电路41，用于检测与参 考时钟的下降同步的上升检测信号的“1”状态，还具有下降边沿检测电路42， 用于检测与参考时钟的下降同步的下降检测信号的“1”的状态，以及或电路 43，用于输出基于从上升边沿检测电路41、下降边沿电路42输出的检测结果 和采样时钟的下降的边沿检测信号(电流_激发)，以及延迟电路44，用于使从 或电路43输出的边沿检测信号延迟参考时钟的半个周期。从而边沿检测信号在 采样时钟上升的时刻当检测出检验目标时钟的上升或者下降的时候确定为“1” 状态，从而状态保持寄存器1能够确保捕获到检验目标时钟的状态。
如图1所示，状态保持寄存器1构成为具有移位寄存器110到115，它们与 采样时钟同步地捕获从延迟电路44输出的边沿检测信号(电流_激发_d)，并且 被串联连接，执行一位的移位，该状态保持寄存器1还有或非电路12，用于输 出移位寄存器110到115的输出信号的或非，还有同步电路13，用于与参考时钟 同步地输出或非电路12的输出信号作为误差检测信号。
顺便提及，图1示出了在每个移位寄存器110到115之间分别插入两个用于 延迟信号的延迟电路14、15的结构。同样，图1示出了在状态保持寄存器1中 设置的六个移位寄存器110到115的结构，并且移位寄存器的数目确定了检验目 标时钟的频率异常的判据。例如，在六个移位寄存器的情况中，当检验目标时 钟的半周期(从上升到下降的宽度或者从下降到上升的宽度)大于或者等于(参 考时钟的一周期x4，也就是说图1电路中的取样时钟的1周期)乘6(移位寄 存器的数目)的时候，输出误差检测信号。相似的，为了构造使得当半周期大 于或者等于(参考时钟的周期x4，也就是说图1电路中的取样时钟的周期)乘 m(其中m是2及其大于2的整数)的时候，输出误差检测信号，串联的移位 寄存器的数目设定为m。
接下来，参照图2和3说明本发明的频率检测电路的运行。
图2是表示如图1所示的频率检测电路在正常时间运行的时序图，图3是 表示如图1所示的频率检测电路在误差检测时间运行的时序图。
如图2所示，当检验目标时钟的频率在正常范围之内时，从上升/下降检测 电路2输出响应于检验目标时钟上升的上升检测信号(上升_检测)并输出响应 于检验目标时钟下降的下降检测信号(下降_检测)。
边沿检测信号发生电路4基于从上升/下降检测电路2所输出的上升检测信 号(上升_检测)生成表示同步于参考时钟的下降的上升检测信号的“1”状态 信号(上升_d_chk_clk)，，该边沿检测信号发生电路4还输出由该信号的上升到 取样时钟的上升的脉冲宽度组成的边沿检测信号(电流激发)。
同样，信号(下降_d_chk_clk)表示下降检测信号的“1”状态，其同步于 基于从上升/下降检测电路2输出的下降检测信号(下降_检测)的参考时钟的 下降生成，以及输出边沿检测信号(电流_激发)，其由从这个信号的上升到取 样时钟的上升的脉冲宽度组成。边沿检测信号被延迟参考时钟的半周期通过延 迟电路44，其后被提供于状态保持寄存器1作为信号(电流_激发_d)。
状态保持寄存器1通过最高有效位的移位寄存器(图1的SR5)115同步 于取样时钟的上升来捕获边沿检测信号(电流_激发_d)，并顺序的在每个取样 时钟传送数据到下一步的移位寄存器。
也就是说，在时刻t11，最高有效位的移位寄存器(SR5)115捕获“1”， 并且由从最低有效位移位寄存器(SR0)110到最高有效位的移位寄存器(SR5) 115组成的六位移位寄存器的状态变成“2FH”。
接下来，在时刻t12，同步于取样时钟的上升，保存在移位寄存器(SR5) 115中的“1”向右移动一位，六位的移位寄存器的状态变成“17H”。这样，顺 序的向右(低位方向)移位“1”并且该状态在时刻t16变为“01H”。
然后，当所有移位寄存器110到115的输出变成“0”的时候，即移位寄存 器110到115的数据(SR数据)变成“00H”，从或非电路12输出“1”。在图2 中，在所有的移位寄存器110到115的输出变成“0”之前，从上升/下降检测电 路2输出下降检测信号(下降_检测)，并且从边沿检测信号发生电路4提供了 边沿检测信号(电流_激发_d)，从而或非电路12的输出保持为“0”。
因此，根据本实施例的频率检测电路的构成，当半周期检验目标时钟为预 定的时间宽度或者更小时，不输出误差检测信号，并且安装了本发明的频率检 测电路的数据处理装置正常运行。
另一方面，如图3所示，当检验目标时钟的半周期宽度变成预定时间宽度 或者更长时，仅仅在预定的时间内从上升/下降检测电路2输出响应于检验目标 时钟的上升的上升检测信号(上升_检测)。
边沿检测信号发生电路4基于从上升/下降检测电路2输出的上升检测信号 (上升_检测)生成表示同步于参考时钟的下降的上升检测信号的“1”状态的 信号(上升_d_chk_clk)，该边沿检测信号发生电路4输出边沿检测信号(电流_ 激发)，其由从该信号(上升_d_chk_clk)的上升到取样时钟的上升的脉冲宽度 组成。
这里，由于下降检测信号(下降_检测)不从上升/下降检测电路2输出， 仅仅将响应于检验目标时钟的上升的边沿检测信号(电流_激发_d)提供给状态 保持寄存器1。
状态保持寄存器1同步于取样时钟的上升，用最高有效位的移位寄存器(图 1的SR5)捕获从延迟电路44输出的边沿检测信号(电流_激发_d)，并且顺序 地在每个取样时间将数据传送到下一步的移位寄存器。
在图3的实施例中，在预定的时间(6个取样时钟)没有提供响应于检验 目标时钟的下降的边沿检测信号，从而移位寄存器110到115的输出变成“0” 状态，也就是，出现移位寄存器110到115的数据(SR数据)变成“00H”状态， 并且在这时，从或非电路12输出“1”。当从或非电路12输出“1”的时候，同 步电路13同步于参考时钟输出“1”作为误差检测信号。
在上面的描述中，已经示出通过判断从检验目标时钟的上升到下降的时间 宽度是否在预定时间内来确定频率异常的实例，但是，如图1所示的电路也可 通过判断从检验目标时钟的下降到上升的时间宽度是否在预定时间内来确定频 率异常。也就是说，由于检验目标时钟的占空比不是50％，在检验目标时钟的 频率低的情况下，甚至当用从检验目标时钟的上升到下降的宽度没有检测出异 常的时候，利用从检验目标时钟的下一个下降到上升的时间宽度可检测出异 常。
这样，本实施例的频率检测电路在检验目标时钟的频率小于或者等于预定 频率(这里为参考时钟频率的1/48)的时候输出误差检测信号。
换言之，当检验目标时钟的半周期(从上升到下降的宽度或者从下降到上 升的宽度)大于或者等于(参考时钟的周期x4)乘6(移位寄存器的数目)时 输出误差检测信号。
如上所述，根据本实施例的频率检测电路，当表示组成边沿检测信号的下 降的信息不在从检验目标时钟的上升起的预定时间之内被储存于状态保持寄存 器1中的时候，或者当表示组成边沿检测信号的上升的信息不在从检验目标时 钟的下降起的预定时间之内被储存的时候，用上升/下降检测电路2分别检测检 验目标时钟的上升和下降，并且输出误差检测信号，因而当检验目标时钟的半 周期时间宽度长于预定值的时候就会从频率检测电路输出误差检测信号。
因此，当检验目标时钟的频率低于预定频率的时候，可以可靠的检测出它 的频率异常。
在上面的描述中，示出了本发明的具有上升/下降检测电路、边沿检测信号 发生电路以及状态保持寄存器的频率检测电路的实例，但是代替边沿信号发生 电路和状态保持寄存器，本发明的频率检测电路能够利用脉冲宽度检测/误差检 测电路来检测检验目标时钟的半周期的脉冲宽度，并在频率宽度长于预定时间 的时候输出表示频率异常的误差检测信号。
接下来，参照图4描述采用本发明的频率检测电路的数据处理装置100。 在图4中，数据处理装置100具有参考时钟生成电路101，用于输出参考时钟， 还具有如图1所示的根据本发明的频率检测电路102，以及与检验目标时钟同 步操作的CPU103。参考时钟生成电路构成为具有配置有逆变器的环形振荡器 (未示出)。从上面的叙述中明显示出，参考时钟在数据处理装置中生成，从而 参考时针的频率不受外部条件(外部电源电压，外部信号或者外部时钟，等等) 的影响。频率检测电路102输入从外部提供的检验目标时钟以及在数据处理装 置中产生的参考时钟，并当半周期检验目标时钟的时间宽度长于预定时间的时 候，输出误差检测信号用于复位CPU103的运行。CPU由误差检测信号复位， 从而当外部提供的检验目标时钟的频率显著发生偏移的时候，避免故障。
在上面，已经描述了采用从频率检测电路102输出误差检测信号复位CPU 103的情形，但是在采用用收到的误差检测信号复位其它的信号处理电路比如 DSP(数字信号处理机)的结构的情况下，也能够获得类似的实现方式。
在上面的叙述中很明显的是，根据本发明，在本发明的频率检测电路中， 当表示下降的信息不在从检验目标时钟的上升起的预定时间之内被储存于状态 保持寄存器中，或者表示上升的信息不在从检验目标时钟的下降起的预定时间 之内被储存的时候，采用上升/下降检测电路分别检测检验目标时钟的上升和下 降并且输出误差检测信号，从而，当半周期的检验目标时钟的时间宽度长于预 定值的时候，从频率检测电路输出误差检测信号。因此，当检验目标时钟的频 率低于预定频率的时候，可以稳定地检测出频率异常。
同样，在本发明的数据处理装置中，当从如上所述的频率检测电路输出误 差检测信号的时候，信号处理电路比如CPU的运行就用误差检测信号复位，从 而避免故障。