Method and apparatus for identifying computer network signals

【発明の詳細な説明】 コンピュータネットワーク信号を識別するための 方法および装置 発明の背景 この発明は、一般的にコンピュータネットワークの分野に関し、特定的には、 ローカルエリアネットワーク（Local Area Network）（ＬＡＮ）信号受信および適性の分野に関する。 ＬＡＮアプリケーションで使用されるデータレシーバは受取られた信号の適正を見極めなければならない、すなわち有効データ信号とスプリアスノイズを識別しなければならない。 この機能は受信スケルチとして公知である。 受信スケルチの１つの典型的な規格は、ＩＥＥＥ８０２．３規格である（ここに全文を引用により援用する）。 これの１４項はより線対配線のイーサネットに関して、最小の振幅および周波数要件を満たさないすべての信号は完全にフィルタ化されることを要求する。 振幅要件の実現は比較的容易であるが、周波数要件の実現はより複雑である。 ＩＥＥＥ８０２．３規格は各種伝達媒体ごとに異なった仕様を有する。 １０ベース−Ｔ仕様が図１に示されている。 １０ベース−Ｔインタフェースはより標準的な装着ユニットインタフエース（Atachment Unit Interface（「ＡＵＩ」）） の代替であって、それもまた８０２．３仕様で議論されており、ここで議論される多くの要件を共有する。 図１を参照して、イーサネットコントローラ１０はマンチェスターエンコーダ２０およびマンチェスターデコーダ３０を介してメディア装着ユニット（Medium Attachment Unit 「ＭＡＵ」）４０に結合される。 ＭＡＵ ４０は、より線対の他方端で別のＭＡＵと通信して、より線対ライン５０からデータを受取り、より線対６０でデータを送信する。 データは、データストリーム内にクロッキング情報を与えるために送信に先立ってマンチェスターコード化される。 １０ベース−Ｔ仕様は、レシーバが単一サイクル信号および周波数が２ＭＨｚ より下のすべての信号を完全にスケルチすることを要求する。 一旦レシーバがデータを受取り始めると、５〜１０ＭＨｚの周波数範囲内のすべての信号を受取らなければならず、一方で、±１３．５ｎｓまでのエッジ「ジッタ」（時間的に前または後のいずれかの信号のゼロ交差の許容位相ばらつきを言う）を許容しなければならない。 もしいかなる信号遷移も、つまり立上がりまたは立下がりいずれも、２３０ｎｓの間検出されず、データパケットの終了を示すと、レシーバは「 シャットオフ」（データ受信を終了）しなければならない。 ＭＡＵレシーバはまたデータとは異なった別のタイプの信号、すなわち「リンクパルス（ＬｉｎＫ Ｐｕｌｓｅ）」を認識しなければならない。 リンクパルスは、ＭＡＵによってより線対セグメントを介して「リンクインテグリティテスト（Link Integrity Test）」機能の一部として交換されるアイドル状態の信号である。 リンクパルスは、１つのＭＡ Ｕの受信対が別のＭＡＵの送信対に、およびその逆で機能的に接続されていることを確認する。 １６ｍｓ（±８ｍｓ）ごとにＭＡＵ送信器は単一の１００ｎｓ幅の論理「１」（ＲＤ−に対してＲＤ＋正の）パルスを送る。 セグメン１への他方端のＭＡＵレシーバは、送信ライン効果がたとえパルスが２００ｎｓ幅に「スミア」アウトされることを引き起こしたとしても、有効リンクパルスとしてこのパルスを認識しなければならない。 これらの周波数要件の従来の実施例は典型的には、抵抗性−容量性時定数に基づいて単安定マルチ振動器（「単安定装置」）などの線形タイミング構成要素を使用してきた。 たとえば、データパケットの終端に関して、単安定装置はエッジ遷移によってトリガされ、それがタイムアウトになる前に何の遷移も受取られなければレシーバはデータパケットを終了したものとして扱いシャットオフする。 従来のアプローチは２つ、すなわちコストおよび正確さの点での重要な欠点を有する。 ＬＡＮアダプタのスペース、ゆえにコストの要件はますます厳しくなってきており、単一ＡＳＩＣ（アプリケーション仕様集積回路“Application Spec ific Integrated Circuit）上にすべての必要な機能が共に集積された状態で実現されることを強制している。しかしながら線形機能はＡＳＩＣ内で集積するにはコストが高くつく。さらに、単安定装置などの線形機能は温度、電圧、および処理条件の典型的な変化に対してさほど正確ではない。１２７ｎｓまで離れて生じるエッジ遷移を有するすべての信号を受入れ一方で２３０ｎｓ離れたエッジ遷移を有する信号を拒否するに十分でかつ一貫した単安定装置の正確さのために、ＬＡＮ装置生産の製造環境にかなりのコストが上増しされる。 発明の概要 この発明は、コンピュータネットワーク信号のための受信スケルチをデジタル式で行なうための方法および装置を提供する。この発明に従ったデジタル実現例は、受信スケルチ回路が安価に製造されかつ残りのアダプタ回路と単一ＡＳＩＣ 内などでより良好に集積化されることを可能にする。さらに、デジタル実現例は温度、電圧、および製造処理条件の変化に対してより良好なタイミング一貫性および正確さを示す。 一実施例では、この発明は周波数識別回路の形態をとり、その回路は送信信号を受信するように結合され、エッジ検出信号を生成するためのエッジ検出器と、 入力としてクロック信号およびエッジ検出信号を受取るように結合され、タイムアウト信号を生成するためのエッジタイマと、クロック信号、エッジ検出信号、 およびタイムアウト信号を受取るように結合され、送信信号が周波数識別要件を満たすかどうかを示すアンスケルチ信号を生成するための状態マシン回路とを含む。 この発明の性質および利点のさらなる理解は以下の説明の部分および図面を参照することによって実現され得る。 図面の簡単な説明 図１は、１０ベース−Ｔ ＬＡＮ接続のブロック図である。 図２は、この発明に従った受信スケルチ回路の特定の実施例を示すブロック図である。 図３は、この発明の特定の実施例に従ったエッジ検出器を示すブロック図である。 図４は、この発明の特定の実施例に従ったエッジタイマを示すブロック図である。 図５は、この発明の特定の実施例に従った状態マシン回路の状態図である。 具体的な実施例の説明 この発明に従った受信スケルチ回路の具体的な実施例は、図２に示されている。 本質的には、その回路は、種々のモードで動作し、線形タイミング構成要素の実現例よりもより正確に低いコストで１０ベース−Ｔインタフェースおよびより標準のＡＵＩとともに首尾よく使用される。 概観図２を参照して、ライン１００および１０５はＬＡＮ送信媒体からのＲＤ＋およびＲＤ−受信対である。 ライン１００および１０５はローパスフィルタ（「Ｌ ＰＦ」）１１０に結合され、ＬＰＦ１１０は終端を含みかつＬＡＮ媒体に存在し得る高い周波数（１０ＭＨｚよりも大きい）ノイズを減じる。 ＬＰＦ１１０の出力１１１および１１２はバッファ１２０に結合され、ＴＴＬ ＲｘＥｎｃｏｄｅ信号１２１を生成し、さらに入力オフセット回路１３０を介して別のバッファ１４０にまた結合され、ＴＴＬ ＲｘＯｆｆｓｅｔ 信号１４１を生成する。 入力オフセット回路１３０は、Ｕｎｓｑｕｅｌｃｈ信号１５０によって制御され、選択可能なオフセット電圧を供給し、このためある振幅よりもより小さな信号を拒否する。 ＲｘＯｆｆｓｅｔ信号１４１は、２０ＭＨｚクロック信号１６０とともにエッジ検出器１７０に与えられ、エッジ検出信号１７１を生成する。 エッジ検出信号１７１はその後クロック１６０およびアンスケルチ信号１５０とともにエッジタイマ１８０に与えられ、エッジタイマ１８０はタイムアウト信号１８１を生成する。 ＲｘＯｆｆｓｅｔ信号１４１、エッジ検出信号１７１、タイムアウト信号１ ８１、およびクロック信号１６０はすべて状態マシン回路１９０に与えられ、リンクパルス信号１９１、極性信号１９２、およびアンスケルチ信号１５０を生成する。 もし入力データストリームが有効リンクパルスの１ベース−Ｔ仕様に従う単一パルスからなるならば、リンクパルス信号１９１は図示されていない（しかし８ ０２．３仕様で詳しく説明されている）標準のリンクパルスインテグリティテスト（Link Pulse Integrity Test）状態マシンによる使用のためにアサートされる。 もしデータが有効パケットであると判断されると、アンスケルチ信号１５０はハイにアサートされ、 それは入力オフセット回路１３０がより低いオフセット電圧を供給することを引き起こし、そのようにして入力信号振幅が幾分下がる場合データパケット受信の間いくらかのヒステリシスを与える。 アンスケルチ信号１５０はまた、マンチェスターデコーダがＲｘＥｎｃｏｄｅ信号１２１によって駆動されることを引き起こすべく使用され、何の入力オフセット電圧もバッファ１２０に印加されないのでＲｘＥｎｃｏｄｅ信号１２１は余分のジッタを有さない。 パケットが通常どおり（ＲＤ−に対して正のＲＤ＋で）終了すると、極性信号１９２はハイでアサートされる。 これはＲＤ＋／−の配線極性が正しいか否かを判断するべく他の標準の論理によって使用され得る。 エッジデコーダエッジデコーダ１７０は、図３に詳細に示されている。 ＲｘＯｆｆｓｅｔ信号１４１はフリップフロップ２００および２０５のクロック入力を駆動し、フリップフロップ２００はすべての正のＲｘＯｆｆｓｅｔ遷移で状態を変更し、フリップフロップ２０５はすべての負の遷移で状態を変更する。 出力２０１および２０ ６でのこれらの状態変化は、２０ＭＨｚのクロック信号１６０の両エッジによって（実効４０ＭＨｚサンプリングレートで）、（フリップフロップ２００のための）フリップフロップ２１０および２１５、ならびにフリップフロップ２０５のためのフリップフロップ２２０および２２５によってサンプリングされる。 このようにして、遷移が受取られたという表示が１クロックの２分の１の周期（２５ｎｓ）内で得られる。 フリップフロップ２１０、２１５、２２０および２２５の出力２１１、２１６、 ２２１および２２６それぞれは、逆にクロックされたフリップフロップ２３０、 ２３５、２４０および２４５に与えられ、出力２３１、２３６、２４１および２ ４６を生成する。 出力２１１、２１６、２２１および２２６は、それぞれのゲート２５０、２５５、２６０および２６５によって出力２３１、２３６、２４１および２４６とＸＯＲ処理され、それぞれの検出信号２５１、２５６、２６１、および２６６を生成する。 検出信号２５１、２５６、２６１および２６６はすべてゲート２７０によってＯＲ処理され、エッジ検出信号１７１を生成する。 動作において、状態変化をサンプリングすべき第１のフリップフロップの出力は、その回路の次の（逆にクロックされた）フリップフロップとＸＯＲ処理されエッジ検出された２５ｎｓ幅の論理ハイパルスを生成する。 もしも遷移をサンプリングすべき第１のフリップが不安定になっても、遷移はなおもクロックの次のエッジ上で確実にサンプリングされ得る。 イーザネットデータは周波数が１０Ｍ Ｈｚに制限されているので（さらにＬＰＦ１１０はすべてのハイの周波数ノイズをフィルタ化するので）、ナイキスト基準であれば確実にどの有効データ遷移も見逃さないようにする。 エッジタイマエッジタイマ１８０は図４で詳細に示されている。 エッジ検出信号１７１は４ ビットシフトレジスタ３００および４ビットシフトレジスタ３１０両方にデータ入力として与えられる。 シフトレジスタ３００はクロック１６０の立上がりエッジによってクロックされ、シフトレジスタ３１０はクロック１６０の立下がりエッジによってクロックされる。 シフトレジスタ３００および３１０のＱ０−Ｑ３ ビットはそれぞれライン３０１−３０４および３１１−３１４である。 ライン３ ０１−３０４の各々はＯＲゲート３２０、３２５、３３０および３３５によってライン３１１−３１４のそれぞれ１つとＯＲ処理され、統合Ｑ０−Ｑ３出力３２ １、３２６、３３１、および３３６を生成し、特定のビット位置の検出エッジの存在を示す。 アンスケルチ信号１５０はインバータ３４０によってゲート処理されモード信号３４１を生成し、モード信号３４１は統合Ｑ２ライン３３１と一緒に入力としてＡＮＤゲート３４５に与えられゲートＱ２信号３４６を生成する。 エッジ検出信号１７１、統合Ｑ０信号３２１、統合Ｑ１信号３２６、およびゲートＱ２信号３４６は入力としてＮＯＲゲート３５０に与えられ、ＮＯＲゲート３ ５０は信号３５１を生成する。 信号３５１はサンプリングされたライン上の検出エッジの不在を示すべく高い値をとる。 モード信号３４１は制御として２ 入力のＭＵＸ３５５に与えられ、ＭＵＸ３５５は入力として統合Ｑ２信号３３１ および統合Ｑ３信号３３６を有し、サンプリング信号３５６を生成する。 サンプリング信号３５６はその後入力として信号３５１とともにＡＮＤゲート３６０に与えられ、タイムアウト信号１８１を生成する。 動作において、エッジタイマ１８０は、エッジ検出パルス間の持続期間のタイミングをとり、かつ（パケット間で、Ｕｎｓｑｕｅｌｃｈがローであるとき）２ ００−２２５ｎｓまたは（パケット間で、Ｕｎｓｑｕｅｌｃｈがハイであるとき）１７５−２００ｎｓがエッジ検出パルス間で満了になるとタイムアウト信号１ ８１をアサートする。 各タイムアウト期間内の範囲はエッジ検出器内の同期遅延の結果得られる。 パケット内とパケット間とでは異なる周期が用いられ、パケット間で（エッジ間で２００ｎｓまで）Ｌｉｎｋ Ｐｕｌｓｅの受けとりに備えるとともに、パケット内でパケット波形（２３０ｎｓ）の終了を確実に信号送信する。 （エッジ間で２５０ｎｓの）２ＭＨｚ信号は常に拒否され、（エッジ間で１ ２７ｎｓまでの）最大ジッタの信号は常に受け取られる。 エッジ検出パルス１７１は２つの４ビットシフトレジスタを通る。 もしエッジ検出パルスがシフトレジスタの選択されたビットに下がり（アンスケルチがハイならばＱ２であり、それ以外ではＱ３であり）、下位オーダのシフトレジスタ出力の出力およびエッジ検出信号がサンプリングされる。 サンプリングされたラインが何のエッジ検出も示さないならば、タイムアウトかアサートされる。 状態マシン回路状態マシン回路１９０の状態図が図５に示されている。 この状態図は様々な標準の方法のどれによっても容易に実現され得る。 状態マシンは、アイドル状態４ ００において出力Ｌｉｎｋ Ｐｕｌｓｅ１９１、Ｐｏ１ａｒｉｔｙ１９２、およびＵｎｓｑｕｅｌｃｈ１５０すべてが論理０に設定された状態で始まる。 エッジ検出入力上で論理１を受取ると、状態マシンは状態４１０に遷移する。 タイムアウト信号を受取ると（受信されたデータが２ＭＨｚより大きくない周波数を有すると示されれば）状態マシンは状態４１０から状態４００に戻り、またはタイムアウトに先立って別のエッジ検出信号を受取ると状態４２０に進む。 状態４２０ から、タイムアウト信号を受取ると状態マシンは状態４３０に進み、Ｌｉｎｋ Ｐｕｌｓｅ信号がアサートされ、その後状態マシンは状態４００に戻る。 状態４ ２０においてまだ別のエッジ検出信号がタイムアウトに先立って受取られると、 状態マシンは状態４４０に進み、ここでアンスケルチ信号がハイにアサートされる。 状態マシンはタイムアウト信号が受取られるまで状態４４０に残りデータパケットを受取り、その時点で状態マシンは状態４５０に進み、そこでＵｎｓｑｕ ｅｌｃｈがデアサートされ、極性信号がＲｘＯｆｆｓｅｔと等しくなるように設定され、その後状態マシンはアイドル状態４００に戻る。 状態マシンは、次の３つの条件、有効データパケットの存在、有効リンクパルスの存在、および有効データパケットの終わりのＲＤ−に対するＲＤ＋の極性を判断する。 状態マシンは３つの連続したエッジ検出表示をカウントすることによって有効データパケットの始まりを検出する。 表示は、エッジ検出がタイムアウトがハイにサンプリングされることなく連続して２回ハイにサンプリングされると、連続していると考えられる。 エッジ検出パルスの後タイムアウトパルスが続く状態で開始する信号を拒否することによって、２ＭＨｚより少ないデータが拒否される。 第１の２つの表示を無視することによって、１０ベース−Ｔ仕様により、すべての単一サイクルの信号が完全にスケルチされる。 第３の連続したエッジが検出されると、アンスケルチ信号がアサートされ、送信媒体からのデータは今や有効であると考えられる。 もし２つの連続するエッジ検出がサンプリングされタイムアウトがそれに続くと、有効リンクパルスがとられる。 一旦有効データパケットが検出されると、ある時点でそれは終了しタイムアウト表示の受信によってその信号が送られる。 この点で、ＲｘＯｆｆｓｅｔはＰｏｌａｒｉｔｙ信号の値としてサンプリングされる。 もしローであれば、次の２つの事象のうちの１ つ、つまり受信対配線極性が逆になった、または入力データ振幅が入力オフセットしきい値より下に下がったという事象のうちの１つがおそらく生じたのであろう。 ＡＵＩに関する修正本質的にはこの同じ回路がＡＵＩを介する信号受信に使用され得る。 その違いは、ＡＵＩ仕様には検出されるべきリンクパルスがなく、さらに単一サイクル拒否要件がないということである。 ゆえに、エッジタイマ１８０のモードライン３ ４１はローのままにしておける。 さらに、状態４３０は使用されず、状態４２０ は自動的に状態４４０に進むであろう。 結論上述のことはこの発明の好ましい実施例の完全な説明であるが様々な変更、修正、および均等物が使用されてよい。 ゆえに、上述の説明は添付の請求の範囲によって規定されるこの発明の範囲を限定すると考えられるべきではない。