A/d converter and method for a/d conversion

本願の開示は、一般に電子回路に関し、詳しくは入力アナログ信号をデジタル信号に変換するＡＤ変換装置及びＡＤ変換方法に関する。

一般に逐次型のＡＤコンバータは、参照電圧値と測定対象の電圧との比較結果に応じて参照電圧を変化させ、変化後の参照電圧値と測定対象の電圧とを再度比較するという動作を繰り返すことにより、参照電圧を測定対象の電圧に近づけていく。 参照電圧の設定はデジタルコードに応じて行なわれ、参照電圧が測定対象の電圧に最も近づいたときの参照電圧を示すデジタルコードがＡＤ変換結果となる。 このような構成のＡＤコンバータにおいて、参照電圧を生成するためには精度の高い基準電圧が必要になる。 半導体集積回路などの回路においては各回路要素が温度依存特性を有するので、温度が変化しても固定の基準電圧を生成するためには特別な回路が必要になる。

基準電圧生成回路の一例として、ＢＧＲ回路（バンド・ギャップ・リファレンス回路）は、負の温度特性を有する素子と正の温度特性を有する素子とを組み合わせ、互いの温度依存性を打ち消すことによって、温度に依存しない一定電圧又は電流を生成することができる。 しかし負の温度特性を有する素子と正の温度特性を有する素子とを単純に直列に接続しただけでは、温度依存性を打ち消すためには、それらの素子の温度特性が逆符号で同一の絶対値でなければならない。 半導体プロセスでは、ばらつきのために十分な絶対精度を確保することは難しい。 そこで素子の相対的な精度により温度依存性を打ち消すような工夫がなされる。

図１は、バンド・ギャップ・リファレンス回路の構成の一例を示す図である。 バンド・ギャップ・リファレンス回路は、アンプ１０、抵抗素子１１乃至１３、及びＰＮＰ型トランジスタ１４及び１５を含む。 ＰＮＰ型トランジスタ１５のエミッタ面積とＰＮＰ型トランジスタ１４のエミッタ面積との比は１：ｎである。 また抵抗素子１３の抵抗値と抵抗素子１２の抵抗値との比は、１：ｍである。 ＰＮＰ型トランジスタ１４及び１５のベース及びコレクタはグランド電位に接続される。 ここでＰＮＰ型トランジスタ１５のベース・エミッタ電圧をＶＢＥ１とし、ＰＮＰ型トランジスタ１４のベース・エミッタ電圧をＶＢＥ２とする。 ＶＢＥ１及びＶＢＥ２は共に負の温度特性を有する。

アンプ１０により反転入力と非反転入力との電位差はゼロになるように制御されるので、抵抗素子１１による電圧降下は、
ΔＶＢＥ＝ＶＢＥ１−ＶＢＥ２ （１）
に等しい。 また抵抗素子１２に流れる電流量をＩとすると、抵抗素子１３に流れる電流量はｍＩとなる。

このときΔＶＢＥは ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ（ｍｎ） （２）
と表される。 ここでのｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、ｌｎは自然体数である。 抵抗値Ｒ１の抵抗素子１１での電圧降下がΔＶＢＥに等しいので、抵抗値Ｒ２の抵抗素子１２での電圧降下はΔＶＢＥ×（Ｒ２／Ｒ１）に等しい。 従って、バンド・ギャップ・リファレンス回路の出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＶＢＥ２＋ΔＶＢＥ＋ΔＶＢＥ×（Ｒ２／Ｒ１）
＝ＶＢＥ２＋（１＋（Ｒ２／Ｒ１））ΔＶＢＥ
＝ＶＢＥ２＋（１＋（Ｒ２／Ｒ１））（ｋＴ／ｑ）ｌｎ（ｍｎ） （３）
となる。 ＶＢＥ２は温度が上昇すると値が減少する負の温度特性を有する。 それに対してΔＶＢＥは温度が上昇すると値が増加する正の温度特性を有する。 従って、上式においてΔＶＢＥに係っている係数（１＋（Ｒ２／Ｒ１））の値を適当に調整すれば、負の温度特性と正の温度特性とを相殺して、温度依存性のない出力電圧ＶＯＵＴを生成することができる。 この場合、抵抗値の絶対的な精度ではなく相対的な精度を確保すればよいので、負の温度特性と正の温度特性とを相殺することが比較的に容易となる。

図１に示すようなＢＧＲ回路は例えば、チップ温度に応じた動作をするＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に用いられる。 ＣＰＵやＡＳＩＣでは、測定した温度に応じて一定の性能がでるように電源電圧を変更したり、異常な温度になった場合にシャットダウンしたりする等の動作をする。 温度測定するための機構として、基準電圧を直列接続されたダイオードと抵抗素子とに印加し、ダイオードによる電圧降下をＡＤ（アナログ・デジタル）変換回路により測定する構成が一般的である。

専用の温度測定ＩＣを使用するのではなく、ＣＰＵやＡＳＩＣに温度測定機構を内蔵することでコストダウンを図ることができる。 しかし図１のようなＢＧＲ回路を内蔵のものとした場合、アンプ１０のオフセット電圧を外部から単純に補償することが困難になるという問題がある。 アンプのオフセット電圧は、主に、反転入力側の入力段のトランジスタの特性と非反転入力側の入力段のトランジスタの特性との製造ばらつき等により発生する。 この場合、オフセット電圧Ｖｏｆｓとすると、上式（３）において、
ＶＯＵＴ＝ＶＢＥ２＋（１＋（Ｒ２／Ｒ１））（ΔＶＢＥ＋Ｖｏｆｓ）
＝ＶＢＥ２＋（１＋（Ｒ２／Ｒ１））（（ｋＴ／ｑ）ｌｎ（ｍｎ）＋Ｖｏｆｓ）
＝Ｖｃ＋（１＋（Ｒ２／Ｒ１））Ｖｏｆｓ （４）
となる。 ここでＶｃは、出力電圧ＶＯＵＴ中におけるオフセット電圧寄与分以外の成分である。 通常の設計では１＋（Ｒ２／Ｒ１）は例えば５程度であり、この場合、オフセット電圧の約５倍の電圧がＢＧＲ回路の出力電圧ＶＯＵＴに重畳されることになる。 例えばオフセット電圧が１０ｍＶであるとすると、ＢＧＲ回路の生成する基準電圧が５０ｍＶもずれることになり、このずれは測定温度にして２０°Ｃ程度のずれに相当してしまう。

特公平０６−０３４３５９号公報

特開平０８−３２１７７７号公報

特開２００２−２１３９９１号公報

以上を鑑みると、アナログ・デジタル変換において基準電圧生成回路による基準電圧を利用する際にアンプのオフセット電圧に影響されないＡＤ変換装置が望まれる。

ＡＤ変換装置は、基準電圧を生成する基準電圧生成回路と、前記基準電圧に基づいて入力アナログ電圧をデジタル値に変換するＡＤ変換回路とを含み、前記基準電圧生成回路は、温度依存性を有する素子と、前記基準電圧に応じて前記素子に現れる電圧を入力電圧とし前記基準電圧を出力電圧とするオペアンプと、オペアンプの反転入力と非反転入力とを入れ替える状態及び入れ替えない状態を切り替え可能な第１のスイッチ回路と、オペアンプの出力電圧を正相で出力する状態及び逆相で出力する状態を切り替え可能な第２のスイッチ回路とを含み、前記ＡＤ変換回路は、前記第１のスイッチ回路及び前記第２のスイッチ回路を所定の状態に設定して第１のデジタル値を求め、前記第１のスイッチ回路及び前記第２のスイッチ回路を前記所定の状態とは逆の状態に設定して第２のデジタル値を求め、前記第１のデジタル値と前記第２のデジタル値との演算値としてＡＤ変換結果を求めることを特徴とする。

ＡＤ変換方法は、温度依存性を有する素子と、基準電圧に応じて前記素子に現れる電圧を入力電圧とし前記基準電圧を出力するオペアンプと、オペアンプの反転入力と非反転入力とを入れ替える状態及び入れ替えない状態を切り替え可能な第１のスイッチ回路と、オペアンプの出力電圧を正相で出力する状態及び逆相で出力する状態を切り替え可能な第２のスイッチ回路とを含む基準電圧生成回路により前記基準電圧を生成し、前記基準電圧に基づいて入力アナログ電圧をデジタル値に変換するＡＤ変換回路において、前記第１のスイッチ回路及び前記第２のスイッチ回路を所定の状態に設定して第１のデジタル値を求め、前記第１のスイッチ回路及び前記第２のスイッチ回路を前記所定の状態とは逆の状態に設定して第２のデジタル値を求め、前記第１のデジタル値と前記第２のデジタル値との演算値としてＡＤ変換結果を求める各段階を含むことを特徴とする。

少なくとも１つの実施例によれば、第１のデジタル値を求める場合と第２のデジタル値を求める場合とで、スイッチ回路の接続状態を互いに逆の接続状態とすることにより、オフセット電圧Ｖｏｆｔの寄与分を正方向と負方向とに切り替える。 オフセット電圧Ｖｏｆｔの寄与分を正方向と負方向とに切り替えて求めたデジタル値を平均化することにより、オフセット電圧の影響を相殺して正しいＡＤ変換結果を得ることができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 図２は、ＡＤ変換回路により温度測定する構成の一例を示す図である。 図２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２の温度測定回路は、ＢＧＲ回路２０により生成した基準電圧Ｖｏｕｔを直列接続されたＰＮＰ型トランジスタ４１及び抵抗素子４２に印加し、そのとき現れるＰＮＰ型トランジスタ４１のベース・エミッタ電圧ＶＢＥを、ＡＤ変換回路により検出する。 ＰＮＰ型トランジスタ４１のベース・エミッタ電圧ＶＢＥは温度に依存して変化するので、その電圧値（以後Ｖｔｅｍｐとする）をＡＤ変換回路により検出することで、温度変化を検出することができる。 ＡＤ変換回路は主に、抵抗分圧器４３、比較回路４４、制御ロジック４６、及びデコード回路４７を含む。 抵抗分圧器４３においては、複数の直列接続された抵抗素子列４３−１の一端に基準電圧Ｖｏｕｔが印加され、他端がグランド電圧に接続されている。 図２では図示の都合上、抵抗素子列４３−１は２つの抵抗素子で構成されるものとして示されるが、実際には多数の抵抗素子が直列接続されて抵抗素子列４３−１を構成する。 スイッチ列４３−２により、抵抗素子列４３−１中の抵抗素子間の接続ノードを１つ選択し、選択された接続ノードを比較回路４４に結合する。 スイッチ列４３−２が何れの接続ノードを選択するかは、デコード回路４７から供給されるデコード信号により決定される。 抵抗素子列４３−１をｐ：１−ｐに分割する接続点を選択することにより、比較回路４４には（１−ｐ）Ｖｏｕｔの電圧が供給されることになる。

比較回路４４は、電圧値（１−ｐ）Ｖｏｕｔと温度に依存した電圧値Ｖｔｅｍｐとを比較して、比較結果を制御ロジック４６に供給する。 制御ロジック４６は、（１−ｐ）ＶｏｕｔとＶｔｅｍｐとの大小関係に応じて、デコード回路４７に供給するデジタルコードを変化させる。 デコード回路４７は、制御ロジック４６から供給されるデジタルコードに応じて、スイッチ列４３−２により接続ノードを選択する。 制御ロジック４６が（１−ｐ）ＶｏｕｔとＶｔｅｍｐとの大小関係に応じてデコード回路４７に供給するデジタルコードを順次変化させていくことにより、徐々に（１−ｐ）ＶｏｕｔをＶｔｅｍｐに近づけていく。 具体的には、デコード回路４７に供給するデジタルコードを、（１−ｐ）ＶｏｕｔとＶｔｅｍｐとの大小関係（比較結果）に応じて、その上位ビットから順番に決定していく。 上位ビットから順番に決定していき最下位ビットを決定した時点でのデジタルコードの値が、ＡＤ変換結果、即ちアナログ電圧Ｖｔｅｍｐをデジタル値に変換した値となる。

図２の温度測定回路においては、オフセット電圧Ｖｏｆｓを相殺するための機構として、スイッチ回路３１乃至３６がＢＧＲ回路２０に設けられる。 ＢＧＲ回路２０は、温度依存性を有する素子としてＰＮＰ型トランジスタ１４、ＰＮＰ型トランジスタ１５、及び抵抗素子１１乃至１３を含む。 ＢＧＲ回路２０内のオペアンプは、基準電圧Ｖｏｕｔに応じてこれらの素子に現れる電圧を入力電圧として受け取り、基準電圧Ｖｏｕｔを出力電圧として生成する。 このオペアンプは、ＮＭＯＳトランジスタ２１乃至２４及びＰＭＯＳトランジスタ２５乃至２７を含む。 ＮＭＯＳトランジスタ２１乃至２３及びＰＭＯＳトランジスタ２５及び２６が差動増幅器に対応し、差動入力段として機能する。 ＮＭＯＳトランジスタ２４及びＰＭＯＳトランジスタ２７が、差動入力段の１つの出力を受ける単相出力段に対応する。

スイッチ３３乃至３６は第１のスイッチ回路を構成し、オペアンプの反転入力と非反転入力とを入れ替える状態及び入れ替えない状態を切り替え可能となっている。 またスイッチ３１及び３２は第２のスイッチ回路を構成し、オペアンプの出力電圧を正相で出力する状態及び逆相で出力する状態を切り替え可能となっている。

ＡＤ変換回路の制御ロジック４６が、上記各スイッチの状態を制御する。 制御ロジック４６は、第１のスイッチ回路及び第２のスイッチ回路を所定の状態に設定して第１のデジタル値を求め、更に、第１のスイッチ回路及び第２のスイッチ回路を上記所定の状態とは逆の状態に設定して第２のデジタル値を求める。 制御ロジック４６は、第１のデジタル値と第２のデジタル値との平均値としてＡＤ変換結果を求める。 例えば、第１のデジタル値を求める場合には、第１のスイッチ回路によりオペアンプの反転入力と非反転入力とを入れ替えない状態、即ちスイッチ３３、３４、３５、３６をそれぞれオン、オフ、オン、オフに設定する。 また、第２のスイッチ回路により出力電圧を例えば正相で出力する状態、即ちスイッチ３１及び３２をそれぞれオン及びオフに設定する。 このとき第２のデジタル値を求める場合には、第１のスイッチ回路によりオペアンプの反転入力と非反転入力とを入れ替える状態、即ちスイッチ３３、３４、３５、３６をそれぞれオフ、オン、オフ、オンに設定する。 また、第２のスイッチ回路により出力電圧を逆相で出力する状態、即ちスイッチ３１及び３２をそれぞれオフ及びオンに設定する。

このように第１のデジタル値を求める場合と第２のデジタル値を求める場合とで、スイッチ回路の接続状態を逆の接続状態とすることにより、オフセット電圧Ｖｏｆｔの寄与分を正方向と負方向とに切り替える。 なお図２においてはオフセット電圧Ｖｏｆｔを電圧Ｖｏｆｔの電源が挿入されているものとして模式的に示してあるが、このオフセット電圧Ｖｏｆｔは、実際にはトランジスタの製造ばらつき等に起因するオペアンプの２つの入力に対する非対称性に相当する。 オフセット電圧Ｖｏｆｔの寄与分を正方向と負方向とに切り替えて求めたデジタル値を平均化することにより、このオフセット電圧の影響を相殺して正しいＡＤ変換結果を得ることができる。

図２において、抵抗素子４２の抵抗値が抵抗素子１３の抵抗値と等しくＲ２／ｍであり、またＰＮＰ型トランジスタ４１がＰＮＰ型トランジスタ１５と同一の特性のトランジスタであるとする。 この時、電圧Ｖｔｅｍｐは、前述の式（４）と同様に、
Ｖｏｕｔ−Ｖｔｅｍｐ＝
（Ｒ２／Ｒ１）（ｋＴ／ｑ）ｌｎ（ｍｎ）＋（Ｒ２／Ｒ１）Ｖｏｆｓ
となる。 抵抗分割比率がｐであるとすると比較対象電圧である分圧電圧Ｖｄｉｖは、
Ｖｏｕｔ−Ｖｄｉｖ＝ｐ（Ｖｃ＋（１＋（Ｒ２／Ｒ１））Ｖｏｆｓ）
となる。 ＶｔｅｍｐとＶｄｉｖとが等しくなるときの抵抗分割比率がｐ１であったとすると、温度Ｔは以下のように求められる。

Ｔ＝Ａ（ｐ１Ｖｃ＋（ｐ１（１＋（Ｒ２／Ｒ１））−（Ｒ２／Ｒ１））Ｖｏｆｓ）
ここでＡ＝（ｑ／ｋ）／（（Ｒ２／Ｒ１）ｌｎ（ｍｎ））である。 次に、スイッチ回路の状態を逆の状態として再度温度Ｔを求めたときに、抵抗分割比率がｐ２であったとすると、
Ｔ＝Ａ（ｐ２Ｖｃ−（ｐ２（１＋（Ｒ２／Ｒ１））−（Ｒ２／Ｒ１））Ｖｏｆｓ）
となる。 但しｐ１のときにはオフセット電圧Ｖｏｆｔの寄与分をプラスとし、ｐ２のときにはオフセット電圧Ｖｏｆｔの寄与分をマイナスとしてある。 温度Ｔの２回の測定値の平均Ｔａｖを求めると、
Ｔａｖ＝ＡＶｃ（ｐ１＋ｐ２）／２
＋ＡＶｏｆｓ（ｐ１−ｐ２）（１＋（Ｒ２／Ｒ１））／２
となる。 従って、（ｐ１−ｐ２）／２が（ｐ１＋ｐ２）／２よりも十分に小さければオフセット電圧Ｖｏｆｓを無視することができ、Ｔ１とＴ２との平均値を求めることで正しい温度を求めることができる。

図３は、オフセット電圧の有る場合の測定温度値とオフセット電圧の無い場合の測定温度値とを示す図である。 図３において、横軸は実際の絶対温度を示し、縦軸は測定値として求められた絶対温度を示す。 菱形でプロットした温度直線６１はオフセット電圧がゼロの場合の測定温度値を示す。 この場合、実際の温度値と測定温度値とは等しくなっている。 四角形でプロットした温度直線６２はオフセット電圧が＋１０ｍＶの場合の測定温度値を示す。 この場合、実際の温度値と測定温度値とには約２０°Ｃの差がある。 三角形でプロットした温度直線６３はオフセット電圧が−１０ｍＶの場合の測定温度値を示す。 この場合も、実際の温度値と測定温度値とには約２０°Ｃの差がある。 ×印でプロットした温度直線６４は、オフセット電圧が＋１０ｍＶの場合の測定温度値とオフセット電圧が−１０ｍＶの場合の測定温度値との平均値を示す。 この場合、実際の温度値と測定温度値とは略等しいものとなっている。 図２に示す温度測定回路では、スイッチ回路の切り替えにより、オフセット電圧Ｖｏｆｔの寄与分を正方向と負方向とに切り替えて、測定温度値を求めることができる。 即ち、図３の例に対応させると、オフセット電圧が＋１０ｍＶの場合の測定温度値とオフセット電圧が−１０ｍＶの場合の測定温度値とを、それぞれ求めることができる。 このようにして求めた２つの測定温度値（或いは２つのデジタルコードの値）を加算して平均値を取ることにより、正しい測定温度値（或いは正しいデジタル値）を求めることができる。

なお図２の回路においては、ＢＧＲ回路２０のオペアンプのオフセット電圧Ｖｏｆｓを相殺する場合と同様に、比較回路４４のオフセットを相殺するための機構として、スイッチ回路５１乃至５６がＡＤ変換回路に設けられる。 即ち、まず抵抗分圧器４３により、基準電圧Ｖｏｕｔをデジタルコードに応じて分圧して比較対象電圧（上記のＶｄｉｖ）を生成する。 この比較対象電圧Ｖｄｉｖと入力アナログ電圧Ｖｔｅｍｐとを２つの入力とする比較回路４４の入力側に、スイッチ５１乃至５４を含む第３のスイッチ回路が設けられている。 この第３のスイッチ回路により、比較回路４４の２つの入力を入れ替える状態及び入れ替えない状態を、切り替え可能となっている。 また比較回路４４の出力側には、スイッチ５５及び５６並びにインバータ４５を含む第４のスイッチ回路が設けられている。 この第４のスイッチ回路により、比較回路４４の比較結果を示す出力を論理反転する状態及び論理反転しない状態を、切り替え可能なとなっている。 制御ロジック４６は、この第４のスイッチ回路を介して比較回路４４に結合され、比較回路４４から第４のスイッチを介して供給される論理反転された比較結果或いは論理反転されてない比較結果の何れか選択された方の値に応じて、デジタルコードを生成する。

上記構成において、第１のデジタル値を求める場合には第３のスイッチ回路及び第４のスイッチ回路を所定の状態に設定し、第２のデジタル値を求める場合には第３のスイッチ回路及び第４のスイッチ回路を上記所定の状態とは逆の状態に設定する。 例えば、第１のデジタル値を求める場合には、第３のスイッチ回路により比較回路４４の２つの入力を入れ替えない状態、即ちスイッチ５１、５２、５３、５４をそれぞれオン、オフ、オン、オフに設定する。 また、第４のスイッチ回路により比較回路４４の出力を例えば論理反転しない状態、即ちスイッチ５５及び５６をそれぞれオン及びオフに設定する。 このとき第２のデジタル値を求める場合には、第３のスイッチ回路により比較回路４４の２つの入力を入れ替える状態、即ちスイッチ５１、５２、５３、５４をそれぞれオフ、オン、オフ、オンに設定する。 また、第４のスイッチ回路により比較回路４４の出力を論理反転する状態、即ちスイッチ５５及び５６をそれぞれオフ及びオンに設定する。

このように第１のデジタル値を求める場合と第２のデジタル値を求める場合とで、スイッチ回路の接続状態を逆の接続状態とすることにより、比較回路４４のオフセット電圧の寄与分を正方向と負方向とに切り替える。 前述のように、制御ロジック４６により第１のデジタル値と第２のデジタル値とを求めそれらの平均値を求めると、比較回路４４のオフセット電圧が相殺されることになる。 なおこの際、第１のデジタル値と第２のデジタル値との平均化処理により、ＢＧＲ回路２０のオペアンプのオフセット電圧Ｖｏｆｔと比較回路４４のオフセット電圧とが同時に相殺されることになる。 即ち、１回の平均化処理により、２つのオフセット電圧の影響を同時に取り除くことができる。

図４は、制御ロジック４６の構成の一例を示す図である。 図４の制御ロジック４６は、逐次近似レジスタ（ＳＡＲ：ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ）７１及び７２、フリップフロップ７３、セレクタ７４、及び平均ロジック回路７５を示す。 平均ロジック回路７５は、レジスタ８１、レジスタ８２、加算回路８３、ラッチ回路８４、及びレジスタ８５を含む。

図５は、制御ロジック４６の動作を示すタイミングチャートである。 まず逐次近似レジスタ７１に印加される開始信号／ＣＯＮＶＳＴがＬＯＷになりアサートされると、逐次近似レジスタ７１の逐次レジスタ設定動作が開始されると共に、フリップフロップ７３がリセットされ選択信号ＳＥＬがＬＯＷになる。 逐次近似レジスタ７１は、比較回路４４から供給される比較判定結果に応じて、ｎビットのレジスタに格納される各ビットの値を順次決定していく。

図６は、逐次近似レジスタの動作の流れを示すフローチャートである。 逐次近似レジスタには、最下位ビットＤ［０］（図４ではＤ０と表記）から最上位ビットＤ［ｎ−１］（図４ではＤｎ−１と表記）までのｎビットの値が格納されている。 逐次近似レジスタの動作が開始されると、まずステップＳ１において、ビット位置を示す変数ｋに初期値としてｎ−１を代入する。 次にステップＳ２で、ビット位置０からビット位置ｋまでのｎビットの値Ｄ［ｋ：０］を全て０に初期化する。 更にステップＳ３において、ビット位置ｋのビット値Ｄ［ｋ］を１に設定する。 この状態で制御ロジック４６は、ｎビットの値Ｄ［ｋ：０］をデジタルコードとしてデコード回路４７に供給する。 デコード回路４７が、指定されたデジタルコードに応じた接続ノードをスイッチ列４３−２に選択させ、指定されたデジタルコードに応じた分圧電圧Ｖｄｉｖが比較回路４４に供給される。 比較回路４４は、この分圧電圧Ｖｄｉｖと温度に依存した電圧Ｖｔｅｍｐとを比較して、比較結果を示す出力を制御ロジック４６に供給する。 制御ロジック４６では、ステップＳ４において、比較回路（コンパレータ）４４の判定結果に応じてＤ［ｋ］の値を確定する。 具体的には、比較結果が“１”でありＶｔｅｍｐ＞Ｖｄｉｖを示すとき、Ｄ［ｋ］の値を１とする。 また比較結果が“０”でありＶｔｅｍｐ＜Ｖｄｉｖを示すとき、Ｄ［ｋ］の値を０とする。 ステップＳ５でｋが０であるか否かを判定する。 ｋが０でない場合には、ステップＳ６でｋの値を１減少させてからステップＳ３に戻り、以降の処理を繰り返す。 これにより一桁下のビット位置に対して同様にビット値を確定させる。 この処理を最上位ビットから最下位ビットまで順次繰り返すことにより、ｎビットの値Ｄ［ｎ−１：０］が確定する。 この時点でｋ＝０となり、逐次近似レジスタの逐次レジスタ設定処理は終了する。

図５に示すように、開始信号／ＣＯＮＶＳＴがアサート状態（ＬＯＷ）となり逐次近似レジスタ７１が上記の逐次レジスタ設定動作が実行されるとき、フリップフロップ７３の出力である選択信号ＳＥＬはＬＯＷである。 従って、逐次近似レジスタ７１のレジスタ値がセレクタ７４により選択されて、デコード回路４７に供給される。 またこのとき、選択信号ＳＥＬに応じて、図２に示す各スイッチを制御してよい。 例えば、第１のスイッチ回路によりオペアンプの反転入力と非反転入力とを入れ替えない状態、即ちスイッチ３３、３４、３５、３６をそれぞれオン、オフ、オン、オフに設定してよい。 また、第２のスイッチ回路により出力電圧を例えば正相で出力する状態、即ちスイッチ３１及び３２をそれぞれオン及びオフに設定してよい。 また例えば、第３のスイッチ回路により比較回路４４の２つの入力を入れ替えない状態、即ちスイッチ５１、５２、５３、５４をそれぞれオン、オフ、オン、オフに設定してよい。 また、第４のスイッチ回路により比較回路４４の出力を例えば論理反転しない状態、即ちスイッチ５５及び５６をそれぞれオン及びオフに設定してよい。

逐次近似レジスタ７１の逐次レジスタ設定処理が終了すると、逐次近似レジスタ７１の処理完了信号／ＥＯＣ（図４及び図５で／ＥＯＣ１として示す）がアサート状態（ＬＯＷ）となる。 この／ＥＯＣのＬＯＷに応答して、逐次近似レジスタ７１の格納するデータＤ［ｎ−１：０］が平均ロジック回路７５のレジスタ８２に格納される。 また／ＥＯＣの立ち下りエッジに応答してフリップフロップ７３が“１”入力を取り込んで、出力である選択信号ＳＥＬがＨＩＧＨになる（図５参照）。 また更に、／ＥＯＣがＬＯＷになると逐次近似レジスタ７２の逐次レジスタ設定動作が開始され、比較回路４４から供給される比較判定結果に応じて、ｎビットのレジスタに格納される各ビットの値を順次決定していく。

逐次近似レジスタ７２が図６に示す逐次レジスタ設定動作を実行するとき、フリップフロップ７３の出力である選択信号ＳＥＬはＨＩＧＨである。 従って、逐次近似レジスタ７２のレジスタ値がセレクタ７４により選択されて、デコード回路４７に供給される。 またこのとき、選択信号ＳＥＬに応じて、図２に示す各スイッチを制御してよい。 例えば、第１のスイッチ回路によりオペアンプの反転入力と非反転入力とを入れ替える状態、即ちスイッチ３３、３４、３５、３６をそれぞれオフ、オン、オフ、オンに設定してよい。 また、第２のスイッチ回路により出力電圧を例えば逆相で出力する状態、即ちスイッチ３１及び３２をそれぞれオフ及びオンに設定してよい。 また例えば、第３のスイッチ回路により比較回路４４の２つの入力を入れ替える状態、即ちスイッチ５１、５２、５３、５４をそれぞれオフ、オン、オフ、オンに設定してよい。 また、第４のスイッチ回路により比較回路４４の出力を例えば論理反転する状態、即ちスイッチ５５及び５６をそれぞれオフ及びオンに設定してよい。

逐次近似レジスタ７２の逐次レジスタ設定処理が終了すると、逐次近似レジスタ７２の処理完了信号／ＥＯＣ（図４及び図５で／ＥＯＣ２として示す）がアサート状態（ＬＯＷ）となる。 この／ＥＯＣのＬＯＷに応答して、逐次近似レジスタ７２の格納するデータＤ［ｎ−１：０］が平均ロジック回路７５のレジスタ８１に格納される。

図４に示す平均ロジック回路７５において、加算回路８３は、レジスタ８１の格納データとレジスタ８２の格納データとを加算する。 加算回路８３による加算結果はラッチ回路８４に格納される。 レジスタ８５は、逐次近似レジスタ７２の処理完了信号／ＥＯＣ２の立ち上がりエッジに応答して、ラッチ回路８４の加算結果を内部に取り込む。 これにより図５に示すように、／ＥＯＣ２の立ち上がりエッジに同期して有効な出力データＤｏｕｔが得られる。 なおこの際、ラッチ回路８４の最下位ビットを捨てて残りのビットをレジスタ８５に格納するようにすれば、近似的な平均値を容易に求めることができる。

図７は、ＢＧＲ回路２０における第２のスイッチ回路の構成の変形例を示す図である。 図７において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。 図２においては、差動入力段として機能する差動増幅器（トランジスタ２１、２２、２３、２５、及び２６）の１つの出力を、単相出力段（トランジスタ２４及び２７）で受け取る構成において、第２のスイッチ回路を差動入力段と単相出力段との間に設けている。 そして、差動入力段の第１の出力端又は第２の出力端の何れか一方に、第２のスイッチ回路を介して単相出力段を選択的に結合している。

それに対して図７に示すオペアンプは、第１の差動増幅器９１と、第１の差動増幅器９１の差動出力に第２のスイッチ回路を介して結合される単相出力の第２の差動増幅器９２を含む。 第１の差動増幅器９１は、図２の差動増幅器（トランジスタ２１、２２、２３、２５、及び２６）に相当する。 第２の差動増幅器９２は、図２の単相出力段（トランジスタ２４及び２７）を置き換える回路である。 第２のスイッチ回路は、図７に示すようにスイッチ９３乃至９６を含み、第１の差動増幅器９１の差動出力を第２の差動増幅器９２の差動入力に接続する経路において、入れ替えて接続する状態と入れ替えずに接続する状態とを選択可能となっている。

図８は、ＢＧＲ回路２０における第２のスイッチ回路の構成の更なる変形例を示す図である。 図８において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。 図８に示すオペアンプは、差動入力段１０１と、差動入力段１０１の第１の出力端に結合される第１の単相出力段１０２と、差動入力段の第２の出力端に結合される第２の単相出力段１０３とを含む。 差動入力段１０１は、図２の差動増幅器（トランジスタ２１、２２、２３、２５、及び２６）に相当する。 単相出力段１０２及び１０３は、図２の単相出力段（トランジスタ２４及び２７）を置き換える回路である。 単相出力段１０２は、電源電圧とグランド電圧との間を第２のスイッチ回路を介して直列に接続するＰＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタ１０６を含む。 単相出力段１０３は、電源電圧とグランド電圧との間を第２のスイッチ回路を介して直列に接続するＰＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８を含む。 第２のスイッチ回路は、図８に示すようにスイッチ１１３乃至１１６を含み、単相出力段１０２又は１０３の一方を電源電圧及びグランド電圧に接続することにより、単相出力段１０２の出力又は単相出力段１０３の出力の何れか一方を選択的に活性化する。

図９は、ＢＧＲ回路２０における第２のスイッチ回路の構成の更なる変形例を示す図である。 図９において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。 図９８に示すオペアンプは、図２のトランジスタ２１、２２、２３、２５、及び２６を含む差動入力段１２１に、第２のスイッチ回路が組み込まれている。 差動入力段１２１の出力端１３１は、図２のＰＭＯＳトランジスタ２７のゲートにスイッチ回路を介することなく接続される。 第２のスイッチ回路は、図９に示すようにスイッチ１２３乃至１３０を含み、差動入力段１２１の出力端１３１の極性を切り替える。 即ち、出力端１３１をＰＭＯＳトランジスタ２５及びＮＭＯＳトランジスタ２１の間の接続点側とする場合と、出力端１３１をＰＭＯＳトランジスタ２６及びＮＭＯＳトランジスタ２２の間の接続点側とする場合とを、切り替え可能となっている。 この切り替え動作により、出力端１３１の極性を切り替える。

図１０は、比較回路４４の構成の一例を示す図である。 比較回路４４は、ＮＭＯＳトランジスタ１４１乃至１４９及びＰＭＯＳトランジスタ１５０乃至１５５を含む。 主にＮＭＯＳトランジスタ１４１乃至１４３及びＰＭＯＳトランジスタ１５０及び１５１が第１段の差動増幅器を構成し、主にＮＭＯＳトランジスタ１４４乃至１４６及びＰＭＯＳトランジスタ１５２及び１５３が第２段の差動増幅器を構成する。 また主にＮＭＯＳトランジスタ１４７乃至１４９及びＰＭＯＳトランジスタ１５４及び１５５が出力段のラッチ回路を構成する。 第１段の差動増幅器はＮＭＯＳトランジスタ１４３のゲートに印加されるバイアス電圧Ｂｉａｓにより常時駆動し、第２段の差動増幅器はＮＭＯＳトランジスタ１４６のゲートに印加される反転クロック信号／ＣＬＫがＨＩＧＨの時に駆動する。 また出力段のラッチ回路は、ＮＭＯＳトランジスタ１４９のゲートに印加されるクロック信号ＣＬＫがＨＩＧＨの時に駆動する。 この構成により、クロック信号ＣＬＫの立ち上がりエッジに応答して、入力電圧Ｖ＋及びＶ−の電位差に応じたＨＩＧＨ又はＬＯＷの信号が、出力段ラッチにラッチされる。

図１１は、ＡＤ変換回路により電池の電圧を測定する構成の一例を示す図である。 図１１において、図１及び図２と同一の構成要素は同一の番号で参照し、その説明は省略する。 図１１の電池電圧測定回路は、電池１６１が発生する電圧を直列接続された抵抗素子１６２及び抵抗素子１６３に印加し、抵抗素子１６２と抵抗素子１６３との間の接続点に現れる電圧Ｖｂｔｒｙを入力アナログ電圧として、比較回路４４に供給する。 電池１６１の発生する電圧は、電池の消耗の度合いに依存して変化するので、その電圧値をＡＤ変換回路により検出することで、電池の消耗の度合い即ち電池の残りの寿命を検出することができる。 比較回路４４は、ＢＧＲ回路２０が生成する基準電圧Ｖｏｕｔを分圧した電圧と電池の消耗の度合いに依存した電圧値Ｖｂｔｒｙとを比較する。 ＡＤ変換回路の動作は図２に示す構成の場合と同様である。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 例えば、上記実施例ではＡＤ変換を行なう回路として抵抗素子列を用いた逐次比較型のＡＤ変換回路を用いる構成を示したが、代わりに容量配列を用いた逐次比較型のＡＤ変換回路を用いてもよい。 或いは、容量配列を用いた容量主ＤＡＣと抵抗素子列を用いた抵抗副ＤＡＣとを含む逐次比較型のＡＤ変換回路であってもよい。 またオフセット電圧の影響を受けるバンド・ギャップ・リファレンス回路の生成する基準電圧を利用するＡＤ変換回路であればよく、逐次比較型のＡＤ変換回路の代わりに、例えばフラッシュ型（並列比較型）のＡＤ変換回路等を用いてもよい。

なお本発明は、以下の内容を含むものである。
（付記１）
基準電圧を生成する基準電圧生成回路と、
前記基準電圧に基づいて入力アナログ電圧をデジタル値に変換するＡＤ変換回路とを含み、前記基準電圧生成回路は、
温度依存性を有する素子と、
前記基準電圧に応じて前記素子から出力される電圧を入力電圧とし前記基準電圧を出力電圧とするオペアンプと、
前記オペアンプの反転入力と非反転入力とを入れ替える状態及び入れ替えない状態を切り替え可能な第１のスイッチ回路と、
前記オペアンプの前記出力電圧を正相で出力する状態及び逆相で出力する状態を切り替え可能な第２のスイッチ回路とを含み、前記ＡＤ変換回路は、前記第１のスイッチ回路及び前記第２のスイッチ回路を第１の状態に設定して第１のデジタル値を求め、前記第１のスイッチ回路及び前記第２のスイッチ回路を前記第１の状態とは異なる第２の状態に設定して第２のデジタル値を求め、前記第１のデジタル値と前記第２のデジタル値との演算値としてＡＤ変換結果を求めることを特徴とするＡＤ変換装置。
（付記２） 前記演算値は、前記第１のデジタル値と前記第２のデジタル値との平均値であることを特徴とする付記１記載のＡＤ変換装置。
（付記３）
前記ＡＤ変換回路は、
前記基準電圧をデジタルコードに応じて分圧して比較対象電圧を生成する分圧回路と、
前記比較対象電圧と前記入力アナログ電圧とを２つの入力とする比較回路と、
前記比較回路の前記２つの入力を相互に入れ替える状態及び入れ替えない状態を切り替え可能な第３のスイッチ回路と、
前記比較回路の比較結果を示す出力を論理反転する状態及び論理反転しない状態を切り替え可能な第４のスイッチ回路と、
前記第４のスイッチ回路を介して前記比較回路に結合され前記デジタルコードを生成する制御回路とを含み、前記第１のデジタル値を求める場合に前記第３のスイッチ回路及び前記第４のスイッチ回路を第３の状態に設定し、前記第２のデジタル値を求める場合に前記第３のスイッチ回路及び前記第４のスイッチ回路を前記第３の状態とは異なる第４の状態に設定することを特徴とする付記１又は２に記載のＡＤ変換装置。
（付記４）
温度に依存した電圧を前記入力アナログ電圧として前記基準電圧に基づき生成する温度依存性を有する素子を更に含み、前記ＡＤ変換回路のＡＤ変換結果は温度測定値を示すことを特徴とする付記１乃至３いずれか１項に記載のＡＤ変換装置。
（付記５）
電池電圧に応じた電圧を前記入力アナログ電圧として供給する回路を更に含むことを特徴とする付記１記載のＡＤ変換装置。
（付記６）
前記オペアンプは、
前記反転入力と前記非反転入力との差を増幅する差動入力段と、
前記差動入力段の第１の出力端又は第２の出力端の何れか一方に前記第２のスイッチ回路を介して選択的に結合される単相出力段とを含むことを特徴とする付記１乃至４いずれか１項に記載のＡＤ変換装置。
（付記７）
前記オペアンプは、
前記反転入力と前記非反転入力との差を増幅する第１の差動増幅器と、
前記第１の差動増幅器の差動出力に前記第２のスイッチ回路を介して結合される単相出力の第２の差動増幅器を含むことを特徴とする付記１乃至４いずれか１項に記載のＡＤ変換装置。
（付記８）
前記オペアンプは、
前記反転入力と前記非反転入力との差を増幅する差動入力段と、
前記差動入力段の第１の出力端に結合される第１の単相出力段と、
前記差動入力段の第２の出力端に結合される第２の単相出力段とを含み、前記第２のスイッチ回路により前記第１の単相出力段の出力又は前記第２の単相出力段の出力の何れか一方を選択的に活性化することを特徴とする付記１乃至４いずれか１項に記載のＡＤ変換装置。
（付記９）
前記オペアンプは、
前記反転入力と前記非反転入力との差を増幅する差動入力段と、
前記差動入力段の出力端に結合される単相出力段とを含み、前記第２のスイッチ回路により前記差動入力段の前記出力端の極性を切り替えることを特徴とする付記１乃至４いずれか１項に記載のＡＤ変換装置。
（付記１０）
温度依存性を有する素子と、基準電圧に応じて前記素子の出力電圧を入力電圧とし前記基準電圧を出力するオペアンプと、前記オペアンプの反転入力と非反転入力とを入れ替える状態及び入れ替えない状態を切り替え可能な第１のスイッチ回路と、前記オペアンプの出力電圧を正相で出力する状態及び逆相で出力する状態を切り替え可能な第２のスイッチ回路とを含む基準電圧生成回路により前記基準電圧を生成し、前記基準電圧に基づいて入力アナログ電圧をデジタル値に変換するＡＤ変換回路において、
前記第１のスイッチ回路及び前記第２のスイッチ回路を第１の状態に設定して第１のデジタル値を求め、
前記第１のスイッチ回路及び前記第２のスイッチ回路を前記第１の状態とは異なる第２の状態に設定して第２のデジタル値を求め、
前記第１のデジタル値と前記第２のデジタル値との演算値としてＡＤ変換結果を求める各段階を含むことを特徴とするＡＤ変換方法。

バンド・ギャップ・リファレンス回路の構成の一例を示す図である。

ＡＤ変換回路により温度測定する構成の一例を示す図である。

オフセット電圧の有る場合の測定温度値とオフセット電圧の無い場合の測定温度値とを示す図である。

制御ロジックの構成の一例を示す図である。

制御ロジックの動作を示すタイミングチャートである。

逐次近似レジスタの動作の流れを示すフローチャートである。

ＢＧＲ回路における第２のスイッチ回路の構成の変形例を示す図である。

ＢＧＲ回路における第２のスイッチ回路の構成の更なる変形例を示す図である。

ＢＧＲ回路における第２のスイッチ回路の構成の更なる変形例を示す図である。

比較回路の構成の一例を示す図である。

ＡＤ変換回路により電池の電圧を測定する構成の一例を示す図である。

符号の説明

１１，１２，１３ 抵抗素子１４，１５ ＰＮＰ型トランジスタ２０ ＢＧＲ回路３１〜３６ スイッチ４１ ＰＮＰ型トランジスタ４２ 抵抗素子４３ 抵抗分圧器４４ 比較回路４５ インバータ４６ 制御ロジック４７ デコード回路５１〜５６ スイッチ