Sensing the current and temperature of the standard field-effect transistor

［０００１］ 本発明は、センサ、より具体的には、標準型電界効果トランジスタの電流及び温度を測定する方法及び装置に関する。

［０００２］ 自動車の適用例において、ランプ、モータ、ソレノイド等のような電気的負荷は、典型的に、電界効果トランジスタ（ＦＥＴ）又はリレーのような電気スイッチにより制御される。 かかるスイッチは、しばしばモジュールとして互いにグループ化され、また、特注用途専用の集積回路（ＡＳＩＣ）、マイクロコントローラ（μＣ）として具体化することができ、又はＦＥＴ自体に集積化することのできるプレドライブ又は制御集積回路（ＩＣ）により選択的に起動（非起動）させる。 スイッチは、通常の作動中、十分な電流が負荷に流れるのを許容し、また、ＦＥＴ、負荷又は関係した車両の配線を破壊するであろう過電流又は過温度のとき、電流が流れるのを防止しなければならない。

［０００３］ 自己保護機能に加えて、車両のエンジン制御システムは、安全に関連した用途にて使用した負荷が適正に機能することを保証するためＦＥＴ電流を正確に測定する必要がある。

［０００４］ 幾つかの異なる型式のＦＥＴは、スイッチング用途のため適用することができる。 標準型ＦＥＴは、ソース、ドレーン及びゲートを含む３端子デバイスである。 標準型ＦＥＴからドレーン−ソース電流（Ｉｄｓ）を感知するため、その抵抗電圧を監視する負荷電流と直列に配置された電流感知抵抗器のような少なくとも１つの追加的な電流感知要素が必要とされる。 電流及び温度感知ＦＥＴ（感知ＦＥＴ）は、標準型ＦＥＴと同様であるが、１つ又は２つの追加的な特徴を有している。 第一に、感知ＦＥＴは、負荷電流の僅かな部分を搬送する１つ又はより多くの追加的なソース端子を有することができ、この負荷電流は、外部の制御回路によって監視し、全体的なＩｄｓを決定することができる。 第二に、感知ＦＥＴは、ＦＥＴの接合温度（Ｔｊ）をサンプリングする１つ又はより多くの集積型温度感知ダイオードを有している。 スマートＦＥＴは、感知ＦＥＴと同様であるが、外部の制御ＩＣ無しにて過電流及び過温度からそれ自体を保護する能力も有している。 感知ＦＥＴ及びスマートＦＥＴは、典型的に、自動車の安全に関連した用途にて使用するのに十分な電流感知精度を有するが、標準型ＦＥＴよりも実質的に高価である。 ボードのスペースを節約するため多数の感知ＦＥＴ及びスマートＦＥＴが定常的に共通のパッケージ内に組み込まれているが、それらのコストは、依然として問題である。

［０００５］ ＦＥＴ Ｖｄｓを測定することにより、また、ＦＥＴのオン抵抗（Ｒｄｓ）に対する値を推定することにより外部の電流感知要素を必要とせずに、標準型ＦＥＴのＩｄを決定することができることが提案されている。 しかし、Ｒｄｓは、温度と共に著しく変化し、このため、Ｒｄｓ（Ｔｊ）としてＴｊの関数として表わされる。 例えば、典型的なＦＥＴにおいて、Ｒｄｓ（１７５Ｃ）は、Ｒｄｓ（２５Ｃ）の値の２倍である。 ＦＥＴがオフであり、且つ周囲温度（Ｔａ）にあると仮定して、Ｒｄｓを通って流れるＩｄｓを付加することにより、ＦＥＴによってパワー（Ｉｄｓ ^２＊ Ｒｄｓ（Ｔｊ））は発散される。 このパワーによって発生された熱は、主として、ＦＥＴ接合部とケースとの間の熱抵抗（Ｒｔｈ，ｊｃ）を通って流れ、また、その後、ＦＥＴケースと周囲温度との間の熱抵抗（Ｒｔｈ，ｃａ）を通って流れ、この場合、Ｒｔｈ，ｃａ＞＞Ｒｔｈ，ｊｃ、従って、Ｒｔｈ，ｊｃは、典型的に無視することができる。 従って、Ｔｊを決定する熱流は、次の等式により説明することができる。

（１） Ｔｊ＝Ｔａ＋Ｉｄｓ ^２＊ Ｒｄｓ（Ｔｊ） ^＊ Ｒｔｈ，ｃａ
［０００６］ Ｔｊ、従ってＲｄｓは、動的であり、また、直接的に測定し又は計算しない限り、全体として未知である。 更に、Ｒｄｓは、全体としてＴｊの非線形関数であり、このため、（１）を解くためには、全体として、数学的反復処理を必要とする。 これらのことは、Ｔｊ、従ってＲｄｓが独立的に測定されない場合、Ｖｄｓを測定することにより標準型ＦＥＴのＩｄｓを推定する気を失わせる。 同様にＶｄｓ及びＩｄｓを測定し、また、Ｒｄｓ及びＩｄｓを測定し且つＴｊの値を測定するため使用することのできるＲｄｓを計算することにより標準型ＦＥＴのＴｊの値を決定することができることが提案されているが、この手順は、ＩｄｓをＶｄｓと別個に測定することを必要とし、このため、外部の電流感知要素を追加する必要があり、このためコストが増す。

［０００７］ 更なる問題点として、多数のＦＥＴを共通のドレーン端子、従って、共通のケース端子を有する単一パッケージ内に配置することが望ましい。 ＦＥＴは共通のケースを有するから、各ＦＥＴにより発生された熱は、共通の熱経路を通ってケースから環境に流れ、従って、各ＦＥＴの接合温度は互いに依存するであろう。 共通のケース内の「ｎ」の非平行なＦＥＴの接合温度Ｔｊは、次式により説明する（ｉ＝１以上からｎまでの合計値）。

（２）Ｔｊ＝Ｔａ＋Σ｛Ｉｄｓ（ｉ） ^２＊ Ｒｄｓ（ｉ，Ｔｊ）｝ ^＊ Ｒｔｈ，ｃａ；
［０００８］ （１）と同様に、（２）は、全体として、Ｔｊを高精度にて解くため数学的反復処理を必要とする非線形関数である。

［０００９］ 「ドレーン−ソース電圧を測定することによる電界効果トランジスタを通る双方向電流の測定（Ｍｅａｓｕｒｉｎｇ Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｃｕｒｒｅｎｔ Ｔｈｒｏｕｇｈ Ａ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｂｙ Ｖｉｒｔｕｅ Ｏｆ Ｄｒａｉｎ−Ｔｏ−Ｓｏｕｒｃｅ Ｖｏｌｔａｇｅ Ｍｅａｓｕｒｅｍｅｎｔ）」という名称にてターナ（Ｔｕｒｎｅｒ）に付与された先行技術の米国特許第７，１５４，２９１ Ｂ２号明細書は、Ｖｄｓ測定値を使用して電界効果トランジスタ（ＦＥＴ）のＩｄｓ、特に、双方向電流を測定する方法及び装置を説明している。

［００１０］ 「ＦＥＴの過温度の保護回路（ＦＥＴ Ｏｖｅｒｔｅｍｐｅｒａｔｕｒｅ Ｐｒｏｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ）」という名称の先行技術の米国特許第４，８９６，２４５号明細書（クウアリッヒ（Ｑｕａｌｉｃｈ））、「半導体デバイスの保護方法及び該保護方法を使用して半導体デバイスを保護する装置（Ｍｅｔｈｏｄ ｏｆ Ｐｒｏｔｅｃｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ａｎｄ Ｐｒｏｔｅｃｔｉｏｎ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｕｓｉｎｇ ｔｈｅ ｓａｍｅ）」という名称の先行技術の米国特許第７，２４８，４５２号明細書（オオシマ（Ｏｈｓｈｉｍａ））、及び「熱抵抗部材を有する負荷起動式半導体回路（Ｌｏａｄ Ａｃｔｕａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｉｒｃｕｉｔ Ｈａｖｉｎｇ ａ Ｔｈｅｍａｌｌｙ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｂｅｒ）」という名称の先行技術の米国特許第６，１０７，６６９号明細書（モクヤ（Ｍｏｋｕｙａ））は、全て、既知のＩｄｓに対するＶｄｓを監視することによりＦＥＴ Ｔｊを検出する方法及び装置を説明している。

［００１１］ 米国特許第７，１５４，２９１ Ｂ２号明細書及び米国特許第４，８９６，２４５号明細書、米国特許第７，２４８，４５２号明細書及び米国特許第６，１０７，６６９号明細書の明細書及び教示内容は、参考として引用し本明細書に含めてある。

［００１２］ Ｉｄｓ及びＴｊを推定するためＶｄｓの測定値及びＲｄｓ（Ｔｊ）の既知の温度依存性のみを使用する既存の標準型ＦＥＴの解法は、自動車の安全性の用途のため精度が不十分であり、その理由は、これらは、Ｒｄｓの値となるＴｊの値を推定し、次に、そのＲｄｓの値を使用してＩｄｓを推定するか又はこれらは、Ｉｄｓの値を推定し、次に、このＩｄｓ値を使用してＴｊの値となるＲｄｓの値を推定するからである。 Ｔｊ及びＩｄｓは、推定値から著しく相違するため、特に、多数のＦＥＴが共通のケース上にて配置されるため、熱的に結合されるとき、これら方策の精度は、顕著なエラーを有するであろう。

［００１３］ 従って、１つ又はより多くの熱的に結合し又は非結合の標準型ＦＥＴに対して、追加的な電流又は温度感知要素を必要とせずに、Ｉｄｓ及びＴｊを高精度にて決定する方法が必要とされる。 Ｉｄｓ及びＴｊの値は決定したとき、過電流又は過温度のストレスに対してデバイスを保護するため使用することができる。

［００１４］ 本発明の１つの目的は、追加的な電流又は温度感知要素を使用せずに、１つ又はより多くの熱的に結合し又は非結合の標準型ＦＥＴのＩｄｓ及びＴｊを高精度にて決定する方法を提供することである。

［００１５］ 更なる目的は、３端子ＦＥＴを過度のＩｄｓ及びＴｊから保護することである。
［００１６］ 本発明の上記及びその他の特徴並びに有利な効果は、図面と共に、本発明の好ましい且つ代替的な実施の形態を詳細に説明する以下の説明を読むことにより明らかになるであろう。

［００１７］ 本発明は、例えば、幾つかの図面の全体を通じて同様の部品を同様の参照番号にて示す添付図面により説明する。
［００２１］ 図面は、本発明の実施の形態を示すが、図面は、必ずしも正確な縮尺ではなく、また、本発明で示し且つ説明するため、特定の特徴を誇張して示すことがある。 本明細書に記載した例は、１つの形態にて、本発明の１つの実施の形態を示すが、かかる例示は、何らかの態様にて本発明の範囲を限定するものと解釈されるべきではない。

［００２２］ 先ず、添付図面の図１から図３を参照して制御ＩＣのような装置について詳細に説明する。 装置は、本発明の好ましい実施の形態に従って、熱的に結合し又は結合しなくてもよい１つ又はより多くの標準型の３端子又は「ダム（ｄｕｍｂ）」電界効果トランジスタの接合温度（Ｔｊ）及びドレーンソース電流（Ｉｄｓ）を決定するため使用する。

本発明のブロック図である。

２Ａは、負荷パワーオンした状態の間のランプの流入イベントのグラフ図であり、ランプ電流を示す。

２Ｂは、負荷パワーオンした状態の間のランプの流入イベントのグラフ図であり、形成されるＦＥＴ Ｖｄｓを示す。

Ｔｊの関数でなければならないＶｄｓをサンプルする間の過電流又は過温度@0001の遷移イベントを把握するＶｄｓ故障閾値（Ｖｓｄｆ）のグラフ図である。

［００２３］ 図１について説明する。 全体として参照番号１０で示した測定回路又は装置は、制御回路３２内に機能ブロックを保持しており、該制御回路は熱的に結合し又は結合しなくてもよい１つ又はより多くの標準型ＦＥＴのＩｄｓ及びＴｊを高精度にて抽出することができる。 ＦＥＴ ＨＦ（１）４２及びＦＥＴ ＨＦ（２）４３を含むＦＥＴのグループ化はそれらのそれぞれのドレーンを共通のケース４７に電気的に且つ熱的に装着し、該共通のケース４７は、熱抵抗Ｒｔｈ，ｃａ１ ７１を通じて周囲温度Ｔａ５３と熱的に結合されている。 ＦＥＴ ＨＦ（３）５０を含む第二のＦＥＴグループ化は、そのドレーンをケース４９に電気的に且つ熱的に装着されており、該ケース４９は、熱抵抗Ｒｔｈ，ｃａ２ ７３を通じてＴａ５３と熱的に結合されている。

［００２４］ 測定回路１０は、制御集積回路（ＩＣ）３２を備えており、該制御集積回路は、Ｉｄｓ及びＴｊを測定するため共通のケース４７内に取り付けられることによって熱的に結合される２つ又はより多くの標準型ＦＥＴ４２、４３と、及び（又は）熱的に隔離したケース４９内に取り付けられた標準型ＦＥＴ５０とを管理する。 以下により詳細に説明するように、回路ＩＣ３２は、ケース４７、４９の１つ又はより多くの内にて各ＦＥＴ４２、４３、５０のＴｊ、及びＩｄｓを計算するためアルゴリズムをデジタル処理する。 測定回路１０は、ランプ負荷からの流入電流のような、高電流遷移を許容しつつ、各ＦＥＴ４２、４３、５０を短絡故障から保護する機能を果たす。 図２及び図３を参照。

［００２５］ 制御ＩＣ３２は、電源３３及びＩＣ接地３４と接続され、また、その内部に一体化した多数の制御ブロック、論理ブロック及び機能ブロックを有している。 高サイドＦＥＴゲート駆動回路４１は、１つ又はより多くの高サイドＦＥＴ４２、４３、５０を制御すべく採用される。 各高サイドＦＥＴ４２、４３、５０のゲート端子及びソース端子は、高サイドゲート駆動回路４１と回路を成している。 高サイドＦＥＴ４２、４３、５０の各々のソース端子は、Ｚｈｆ（１）、Ｚｈｆ（２）、Ｚｈｆ（３）で示したそれぞれの高サイド負荷４４、４５、５１と接続され且つ高サイドゲート駆動回路４１と接続されている。 １つ又はより多くの高サイドＦＥＴ４２、４３、５０のドレーン端子は、車両の接地端子３５と接続された関係した電圧源４８の電池線４６と接続されている。 単一の高サイドゲート駆動回路４１のみを示したが、各高サイドＦＥＴ４２、４３、５０に対して１つずつのように、複数にて具体化することが考えられる。

［００２６］ 各高サイドＦＥＴ４２、４３、５０の各々に対するドレーン−ソース電圧（Ｖｄｓ）故障比較器回路４０が提供される。 Ｖｄｓの故障閾値は、ランプへの突入電流のような許容可能な遷移電流を許容すべく時間と共に変化させる。 比較器回路は、故障閾値が故障の期限時間を大幅に上廻ったとき、ＦＥＴのゲート駆動装置を直接、不作動にする命令を発する機能を果たす。

［００２７］ 制御ＩＣ３２は、各ＦＥＴ４２、４３、５０のＶｄｓを直列又は並列にてサンプリングする機能を果たす１つ又はより多くのサンプルホールド回路５８を含む。 サンプルホールド回路５８は、高サイドゲート駆動装置４１と回路を成している。

［００２８］ 制御ＩＣ３２は、サンプリングしたＶｄｓ信号を変換する作用を果たすサンプルホールド回路５８と回路を成す１つ又はより多くのアナログ対デジタル変換器（ＡＤＣ）６０を含む。 制御ＩＣ３２は、各ＦＥＴケースに対するＴｊを計算するデジタル回路ブロック６３と、ブロック６３からのＴｊの計算値を使用して各ＦＥＴのＲｄｓ（Ｔｊ）を解くデジタル回路ブロック６５と、ブロック６５からのＲｄｓ（Ｔｊ）の計算値を使用して各ＦＥＴに対するＩｄｓ＝Ｖｄｓ／Ｒｄｓ（Ｔｊ）の値を計算するデジタル回路ブロック６６と、ＰＷＭ制御回路６７とを含み、これらは全て、記憶したデジタルアルゴリズムを作動させる機能を果たすＡＤＣ６０と相互に接続されている。

［００２９］ 制御ＩＣ３２は、周囲温度の感知回路６４と、不揮発性メモリ６６とを含み、該不揮発性メモリは、各ＦＥＴ４２、４３、５０のＲｄｓ（Ｔｊ）用の記憶した等式と、ケース４７と環境５３との間の記憶した熱抵抗Ｒｔｈ，ｃａ１ ７１と、ケース４９と環境５３との間の記憶した熱抵抗Ｒｔｈ，ｃａ２ ７３とを保持する。

［００３０］ 要するに、回路１０は、標準型（ダム）ＦＥＴのＴｊ及びＩｄｓを解く機能を果たす。 制御ＩＣ３２は、Ｔａ５３をサンプリングすることにより機能する。 制御ＩＣ３２は、所定のＦＥＴに対してドレーン−ソース電圧（Ｖｄｓ）をサンプリングする。 参照番号４２、４３で示したような、パッケージ内に共通のドレーンを有する１つ以上の非平行なＦＥＴが存在する場合、同一のケースに装着した各ＦＥＴのＶｄｓはサンプリングされる。 制御モジュールＩＣ３２は、各ＦＥＴのＲｄｓ（Ｔｊ）用及び熱抵抗７１、７３用のプログラムされた値を不揮発性メモリ６６内に含む。 １つの好ましい方策は、Ｒｄｓ（Ｔｊ）＝ａＴｊ ^２ ＋ｂＴｊ＋ｃを規定することであり、この場合、係数ａ、ｂ、ｃの各々は、各ＦＥＴに対して特異的なものとし、また、不揮発性メモリ６６に記憶される。

［００３１］ 各ＦＥＴを過度の定常状態の温度から保護するため、計算したＴｊを予め規定した最大値とデジタル論理にて比較し、また、過温度状態であると決定された場合、ＦＥＴをオフにすることができる。 各ＦＥＴを過度の定常状態の電流（Ｉｄｓ）から保護するため、計算したＩｄｓの値を予め規定した最大値とデジタル論理にて比較し、また、過電流状態であると決定された場合、ＦＥＴをオフにすることができる。

［００３２］ ランプの突入電流イベント又は強い短絡のような、遷移的なサージ電流（電流の急増）から保護するため、最大の許容可能な遷移Ｉｄｓ（Ｉｄｓｆ）は、各ＦＥＴに対して不揮発性メモリからロードされる。 Ｉｄｓｆは時間と共に変化させ、図２に示したもののようなランプの突入電流及びその他の遷移的電流イベントを許容することができる。 Ｉｄｓｆは、Ｒｄｓ（Ｔｊ）の最新の計算値を使用してＶｄｓｆ＝Ｉｄｓｆ ^＊ Ｒｄｓ（Ｔｊ）により、許容された最大のＶｄｓ（Ｖｄｓｆ）に関係付けることができ、また、これらの遷移イベントは、ＦＥＴ Ｔｊ、従って、Ｒｄｓ（Ｔｊ）の値を実質的に変化させないよう持続時間及びエネルギの点にて十分に短い又は小さいことが理解される。 電圧比較器を使用してＶｄｓを監視し、Ｖｄｓ＞Ｖｄｓｆであり、そのとき、Ｉｄｓ＞Ｉｄｓｆである場合、ＦＥＴを遮断して過度のストレスから保護する。 遷移的なランプの突入電流を許容するように、各ＦＥＴのＶｄｓｆを時間の関数として変化させ（図２Ａ及び図２Ｂ参照）、また、Ｔｊの関数として変化させることができる（図３参照）。

［００３３］ ＦＥＴをロードにオンするように切り換える命令を受け取ったとき、デジタルアルゴリズムは、各ＦＥＴのケース４７／４９に対して次の機能を実行する。
［００３４］ （Ｉ）Ｔａをロードする。

［００３５］ （ＩＩ．）各ＦＥＴのＩｄｓｆをロードする。
［００３６］ （ＩＩＩ．）Ｖｄｓｆの値を各ＦＥＴのＩｄｓｆ ^＊ Ｒｄｓ（Ｔａ）として計算し且つそれぞれのＶｄｓ故障比較器にロードする。

［００３７］ （ＩＶ）ＦＥＴをオンにし、Ｖｄｓは、Ｖｄｓ故障比較器により、予想される負荷電流に応じて時間の関数として変化するであろう値Ｖｄｓｆに対して、監視する。

［００３８］ （Ｖ）共通のケース上にて非平行な各ＦＥＴ（ｉ）のＶｄｓ（ｉ）の値をロードする。
［００３９］ （ＶＩ）各ＦＥＴ（ｉ）に対する０から１のＰＭＷデューティサイクル（ｐｄ（ｉ））をロードし又はＦＥＴがＤＣモードにある場合、１に設定する。

［００４０］ （ＶＩＩ．）共通のケース上にて非平行な各ＦＥＴの記憶したＲｄｓ（Ｔｊ）の値をロードする。
［００４１］ （ＶＩＩＩ．）熱抵抗Ｒｔｈ，ｃａの記憶値をロードする。

［００４２］ （ＩＸ．）共通のケース内で「ｎ」の非平行なＦＥＴの接合温度Ｔｊは、次式を使用して解く（ｉ＝１以上からｎまでの合計値）。
（３）Ｔｊ＝Ｔａ＋Σ（Ｐｄ（ｉ） ^＊ Ｖｄｓ（ｉ） ^２ ／Ｒｄｓ（ｉ，Ｔｊ） ^＊ Ｒｔｈ，ｃａ
図１に示した実施の形態の場合、ＦＥＴ ＨＦ（１）４２及びＦＥＴ ＨＦ（２）４３の接合温度はケース４７のケース温度と同一であり、また、Ｒｔｈ，ｃａを使用して公式により計算する。

（４）Ｔｊ＝Ｔａ＋｛（Ｐｄ（１） ^＊ Ｖｄｓ（１） ^２ ／Ｒｄｓ（１，Ｔｊ）＋Ｐｄ（２） ^＊ Ｖｄｓ（２） ^２ ／Ｒｄｓ（２，Ｔｊ）｝ ^＊ Ｒｔｈ，ｃａ１
同様に、ＦＥＴ ＨＧ（３）５０の接合温度はケース４９のケース温度と同一であり、Ｒｔｈ，ｃａ２を使用して公式により計算する。

（５）Ｔｊ＝Ｔａ＋（Ｐｄ（３） ^＊ Ｖｄｓ（３） ^２ ／Ｒｄｓ（３，Ｔｊ）） ^＊ Ｒｔｈ，ｃａ２
［００４３］ （Ｘ．）一般に、Ｒｄｓ（Ｔｊ）が２次多項式、すなわちＴｊであり、共通のケース内に「ｎ」の非平行なＦＥＴがある場合、Ｔｊの解法は、２ｎ＋１次の多項式を解くことにより見つけることができよう。

［００４４］ （ＸＩ．）各別個のケース内にてＦＥＴのＴｊを計算した後、パッケージ内の非平行な各ＦＥＴのＲｄｓ（Ｔｊ）の値を計算する。
［００４５］ （ＸＩＩ）Ｖｄｓ故障比較器に対して使用されるＶｄｓｆの値は、最新のＶｄｓｆ＝Ｉｄｓｆ ^＊ Ｒｄｓ（Ｔｊ）としてＲｄｓ（Ｔｊ）の計算値を反映するように更新する。

［００４６］ （ＸＩＩＩ）共通のケース内にて非平行な各ＦＥＴのＲｄｓ（Ｔｊ）の値を計算した後、共通のケース内にて非平行な各ＦＥＴのＩｄｓ＝Ｖｄｓ（ｉ）／Ｒｄｓ（ｉ，Ｔｊ）の値を計算する。

［００４７］ （ＸＩＶ）共通のケース内にて非平行な各ＦＥＴのＴｊ及びＩｄｓが見つかったならば、それらの値は、記憶した最大の許容値とデジタル論理にて比較し、ＦＥＴが過電流又は過温度状態にあると推定される場合、ＦＥＴはオフに切り換えられる。

［００４８］ （ＸＶ）ＦＥＴがオン切り換え命令を受信したならば、全てのＦＥＴ Ｉｄｓ及びＴｊの値が決定される迄、アルゴリズムは、各ＦＥＴパッケージに対して、繰り返す。

［００４９］ （ＸＶＩ）共通のケース内にて１つ又はより多くのＦＥＴがオンに切り換えられ、計算されたＴｊを取得した場合、現在、オフ状態にある残りのＦＥＴは、同一のＴｊを有するものと推定される。 オフ状態ＦＥＴがオンになるよう命令された場合、アルゴリズムステップ（Ｉ）から（ＩＩＩ）にてＶｄｓ故障比較器に対して使用されるそれらの当初のＲｄｓ値は、Ｒｄｓ（Ｔａ）ではなく、Ｒｄｓ（Ｔｊ）となるであろう。

［００５０］ 本発明は、上述した特徴及び有利な効果を提供するよう特定の実施の形態及び変更例に関して説明し、また、これらの実施の形態は、当該技術の当業者に明らかであるように改変可能であることを理解すべきである。

［００５１］ 更に、基本的な構成要素を構成するため、多くの代替例、共通の低廉な材料を採用することができると考えられる。 従って、上記の説明は、限定的な意味にて解釈されるべきではない。

［００５２］ 本発明は、一例としての態様にて説明したが、使用した用語は、限定的ではなく、説明する用語の性質であることを意図することを理解すべきである。
［００５３］ 当然、上記の説明に照して、本発明の多くの改変例及び変更例が可能である。 このため、添付した請求項の範囲内にて、参照番号は単に説明の目的及び便宜のためであり、何ら限定的なものではないこと、また、以下の請求項に記載した本発明は、均等論を含んで特許法の理論に従って解釈され、また、具体的に説明したもの以外の形態にて実施することが可能であることを理解すべきである。