处理电路、存储介质及处理方法
| 专利类型 | 发明公开 | 法律事件 | 公开; |
| 专利有效性 | 公开 | 当前状态 | 公开 |
| 申请号 | CN202310922391.1 | 申请日 | 2023-07-26 |
| 公开(公告)号 | CN118381862A | 公开(公告)日 | 2024-07-23 |
| 申请人 | 富士胶片商业创新有限公司; | 申请人类型 | 企业 |
| 发明人 | 橳岛正起; 桥本贵之; 高泽大树; | 第一发明人 | 橳岛正起 |
| 权利人 | 富士胶片商业创新有限公司 | 权利人类型 | 企业 |
| 当前权利人 | 富士胶片商业创新有限公司 | 当前权利人类型 | 企业 |
| 省份 | 当前专利权人所在省份： | 城市 | 当前专利权人所在城市： |
| 具体地址 | 当前专利权人所在详细地址：日本东京港区赤坂九丁目7番3号 | 邮编 | 当前专利权人邮编： |
| 主IPC国际分类 | H04N1/40 | 所有IPC国际分类 | H04N1/40 ; H04N1/00 ; H04N1/203 |
| 专利引用数量 | 0 | 专利被引用数量 | 0 |
| 专利权利要求数量 | 9 | 专利文献类型 | A |
| 专利代理机构 | 北京同立钧成知识产权代理有限公司 | 专利代理人 | 贺财俊; 刘芳; |
| 摘要 | 一种处理 电路 、存储介质及处理方法，所述处理电路依次连接有包括将多个数据按每个数据保存的多个数据保存部和对保存在所述数据保存部中的各数据进行预先设定的运算且各所述数据保存部共用的1个数据运算部的运算电路，将前级的所述运算电路的运算结果输入到与前级的所述运算电路中的成为运算对象的数据建立对应关联的后级的所述运算电路中的所述数据保存部中，在前级的所述运算电路对任一数据进行预先设定的运算的期间，后级的所述运算电路对从与前级的所述运算电路中成为运算对象的数据不同的其他数据获得的运算结果进行预先设定的运算，由此对各数据进行预先设定的处理。 | ||
| 权利要求 | 1.一种处理电路，其依次连接有包括将多个数据按每个数据保存的多个数据保存部和对保存在所述数据保存部中的各数据进行预先设定的运算且各所述数据保存部共用的1个数据运算部的运算电路， |
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| 说明书全文 | 处理电路、存储介质及处理方法技术领域[0001] 本发明涉及一种处理电路、存储介质及处理方法。 背景技术[0002] 在专利文献1中公开了一种图像读取装置，该图像读取装置具有通过1次通纸读取原稿的正面和背面的原稿图像的1次双面同时读取机构和保存所读取的图像数据的本地存储器，该图像读取装置具备图像数据处理构件，所述图像数据处理构件使用所述1次双面同时读取机构对正面和背面的图像进行双面同时读取，将所读取的图像暂时存储在本地存储器中，取出所存储的图像进行图像处理或输出图像，在按每1面依次实施处理的情况下，所述图像数据处理构件读取连续的多张，并将由此获得的图像数据存储在所述本地存储器中，在从所述本地存储器取出图像数据进行图像处理或输出图像时，将连续的正面或连续的背面作为1帧进行处理。 [0003] 专利文献1：日本特开2009‑302812号公报 [0004] 有时由1个处理电路对多个数据分别进行预先设定的处理。在这样的处理电路中，在所输入的数据的处理结束之后开始下一个数据的处理的情况下，与并行处理各个数据的情况相比，处理性能降低。 发明内容[0005] 本发明的目的在于，提供一种处理多个数据的处理电路、存储介质及处理方法，与在前一个数据的处理结束之后开始下一个数据的处理的情况相比能够提高处理性能。 [0006] 第1方式所涉及的处理电路依次连接有包括将多个数据按每个数据保存的多个数据保存部和对保存在所述数据保存部中的各数据进行预先设定的运算且各所述数据保存部共用的1个数据运算部的运算电路，将前级的所述运算电路的运算结果输入到与前级的所述运算电路中的成为运算对象的数据建立对应关联的后级的所述运算电路中的所述数据保存部中，在前级的所述运算电路对任一数据进行预先设定的运算的期间，后级的所述运算电路对从与前级的所述运算电路中成为运算对象的数据不同的其他数据获得的运算结果进行预先设定的运算，由此对各数据进行预先设定的处理。 [0007] 第2方式所涉及的处理电路依次连接有包括保存数据的数据保存部和对保存在所述数据保存部中的数据进行预先设定的运算的数据运算部的运算电路，最初输入数据的初级的所述运算电路具备与同时输入的数据的数量相同数量的所述数据保存部，并且其他所述运算电路分别具备1个所述数据保存部，进行如下处理：各所述运算电路在下一个数据输入到所述数据保存部之前取出保存在所述数据保存部中的数据，并且对取出的数据进行所述预先设定的运算，将运算结果存放在后级的所述运算电路的所述数据保存部中。 [0008] 第3方式所涉及的处理电路在第1方式或第2方式所涉及的处理电路中，所述运算电路是与时钟同步的同步电路，所述运算电路被分割成所述数据运算部中的运算在1个时钟以内结束。 [0009] 第4方式所涉及的处理电路在第3方式所涉及的处理电路中，各个数据与所述时钟同步地在相同定时输入到最初输入数据的初级的所述运算电路的所述数据保存部中。 [0010] 第5方式所涉及的处理电路在第4方式所涉及的处理电路中，数据的数量被限制在与输入到初级的所述运算电路中的数据的输入间隔对应的时钟数以下。 [0011] 第6方式所涉及的存储介质存储有用于使计算机对处理电路执行如下处理的处理程序，所述处理电路依次连接有包括将多个数据按每个数据保存的多个数据保存部和对保存在所述数据保存部中的各数据进行预先设定的运算且各所述数据保存部共用的1个数据运算部的运算电路：将前级的所述运算电路的运算结果输入到与前级的所述运算电路中的成为运算对象的数据建立对应关联的后级的所述运算电路中的所述数据保存部中，在前级的所述运算电路对任一数据进行预先设定的运算的期间，后级的所述运算电路对从与前级的所述运算电路中成为运算对象的数据不同的其他数据获得的运算结果进行预先设定的运算，由此对各数据进行预先设定的处理。 [0012] 第7方式所涉及的存储介质存储有用于使计算机对处理电路执行如下处理的处理程序，所述处理电路依次连接有包括保存数据的数据保存部和对保存在所述数据保存部中的数据进行预先设定的运算的数据运算部的运算电路；并且，最初输入数据的初级的所述运算电路具备与同时输入的数据的数量相同数量的所述数据保存部，并且其他所述运算电路分别具备1个所述数据保存部，各所述运算电路在下一个数据输入到所述数据保存部之前取出保存在所述数据保存部中的数据，并且对取出的数据进行所述预先设定的运算，将运算结果存放在后级的所述运算电路的所述数据保存部中。 [0013] 第8方式所涉及的处理方法包括对处理电路进行如下处理的步骤，所述处理电路依次连接有包括将多个数据按每个数据保存的多个数据保存部和对保存在所述数据保存部中的各数据进行预先设定的运算且各所述数据保存部共用的1个数据运算部的运算电路：将前级的所述运算电路的运算结果输入到与前级的所述运算电路中的成为运算对象的数据建立对应关联的后级的所述运算电路中的所述数据保存部中，在前级的所述运算电路对任一数据进行预先设定的运算的期间，后级的所述运算电路对从与前级的所述运算电路中成为运算对象的数据不同的其他数据获得的运算结果进行预先设定的运算，由此对各数据进行预先设定的处理。 [0014] 第9方式所涉及的处理方法包括对处理电路进行如下处理的步骤，所述处理电路依次连接有包括保存数据的数据保存部和对保存在所述数据保存部中的数据进行预先设定的运算的数据运算部的运算电路；并且，最初输入数据的初级的所述运算电路具备与同时输入的数据的数量相同数量的所述数据保存部，并且其他所述运算电路分别具备1个所述数据保存部，各所述运算电路在下一个数据输入到所述数据保存部之前取出保存在所述数据保存部中的数据，并且对取出的数据进行所述预先设定的运算，将运算结果存放在后级的所述运算电路的所述数据保存部中。 [0015] 发明效果 [0016] 根据第1方式、第2方式、第6方式、第7方式、第8方式及第9方式，具有如下效果：与在前一个数据的处理结束之后开始下一个数据的处理的情况相比能够提高处理性能。 [0017] 根据第3方式，具有如下效果：数据运算部能够按每1个时钟进行不同数据的运算。 [0018] 根据第4方式，具有如下效果：能够将多个数据在基于时钟的相同定时输入到包括运算电路的处理电路中。 [0020] 根据以下附图，对本发明的实施方式进行详细叙述。 [0021] 图1是表示使用处理组电路的电路结构例的图； [0022] 图2是表示处理电路的内部结构例的图； [0023] 图3是表示处理电路的时序图的一例的图； [0024] 图4是表示按每4个时钟输入数据时的处理电路的最大结构例的图； [0025] 图5是表示其他处理电路的内部结构例的图； [0026] 图6是表示其他处理电路的时序图的一例的图； [0027] 图7是表示用于由计算机控制处理电路的结构例的图； [0029] 符号说明 [0030] 1‑处理组电路，2‑缓冲器，3(3A)‑处理电路，4‑数据保存部，5‑数据运算部，6‑运算电路，7‑输出电路，10‑计算机，11‑CPU，12‑RAM，13‑非易失性存储器，14‑I/O，15‑总线，16‑时钟源，D‑数据，P‑输入。 具体实施方式[0031] 以下，参考附图，对发明的实施方式进行说明。另外，对于相同构成要件及相同处理在所有附图中标注相同符号，并省略重复的说明。 [0032] 图1是表示使用处理组电路1的电路结构例的图，该处理组电路1对所输入的数据D执行预先设定的处理并输出处理结果。 [0033] 处理组电路1包括至少1个处理电路3。处理电路3是为了在处理组电路1中执行预先设定的处理而进行所需的处理的电路。电路设计者将由处理组电路1执行的处理的内容分割成块，例如针对各个块分别分配处理电路3。然后，电路设计者考虑处理电路3的输入输出，通过依次连接各个处理电路3来设计执行预先设定的处理的处理组电路1，以执行处理组电路1中所要求的处理。 [0034] 图1所示的处理组电路1包括M个处理电路3。在本实施方式中，在区分说明各个处理电路3的情况下，将各个处理电路3表示为“处理电路3‑M”。另外，“M”为1以上的整数。 [0035] 多个数据D输入到处理组电路1中，并且多个数据D首先输入到初级的处理电路3(图1的例子中，处理电路3‑1)中。初级的处理电路3是指在处理组电路1中最初输入数据D的处理电路3。 [0036] 处理组电路1中的初级的处理电路3按照处理电路3彼此的连接状态，向后级的处理电路3(图1的例子中，处理电路3‑2)输出处理结果。以这种方式，当处理电路3中的处理结果输入到处理组电路1中的末级的处理电路3(图1的例子中，处理电路3‑M)中时，末级的处理电路3的处理结果作为处理组电路1中的处理结果从处理组电路1输出。 [0037] 如图1所示，处理组电路1例如可以经由通过临时存储数据D来调整处理组电路1彼此的数据D的输入输出定时的缓冲器2，将处理结果输入到后级的处理组电路1中，继续处理。 [0038] 从K个(K为2以上的整数)输入P‑1～输入P‑K分别输入到处理组电路1中的数据D1～数据DK按照预先设定的定时同时输入到处理组电路1中。在此，“数据D被同时输入”是指各个数据D在可视为同时的范围内被输入。即，同时并不指时序列中的特定瞬间，而是涉及具有时间跨度的范围。 [0039] 在本实施方式中，在不需要区分说明数据D1～数据DK的情况下，表示为“数据D”。并且，在不需要区分说明输入P‑1～输入P‑K的情况下，表示为“输入P”。 [0040] 输入到处理组电路1中的数据D的种类没有限制，只要是按照预先设定的定时同时输入的数据D，则可以是任何种类的数据D。 [0041] 例如，表示图像的数据D从光学读取原稿的内容并生成原稿的图像的扫描器(省略图示)输入到处理组电路1中。在扫描器对应于通过1次动作读取原稿双面的内容的双面扫描功能的情况下，表示原稿的正面和背面的图像的各个数据D同时输入到处理组电路1中。 [0042] 并且，时钟输入到处理组电路1中，处理组电路1与时钟同步地执行处理。即，数据D输入到处理组电路1中的预先设定的定时是指配合时钟的变化的定时。时钟也输入到处理组电路1中包含的各个处理电路3中，在各个处理电路3中也进行与时钟同步的处理。如此，处理组电路1及处理电路3是与时钟同步地进行动作的同步电路的一例。 [0043] 接着，对处理电路3进行说明。图2是表示处理电路3的内部结构例的图。为了便于说明，对数据D1及数据D2分别从2个输入P‑1及输入P‑2输入到处理电路3中的例子进行说明。 [0044] 处理电路3通过依次连接运算电路6而构成，该运算电路6包括将多个数据D按每个数据D保存的多个数据保存部4和对保存在数据保存部4中的各数据D进行预先设定的运算的数据运算部5。依次连接运算电路6是指将运算电路6串联连接，也称为“级联”。 [0045] 在图2所示的处理电路3的内部结构例中，处理电路3具备3个运算电路6‑1、运算电路6‑2及运算电路6‑3，但处理电路3中包含的运算电路6的数量没有限制。在本实施方式中，在不需要区分说明运算电路6‑1～运算电路6‑3的情况下，表示为“运算电路6”。 [0046] 另外，各个运算电路6被分割成数据运算部5中的数据D的运算在1个时钟以内结束的单位。 [0047] 在各个运算电路6中，各个数据保存部4与共用的数据运算部5连接。具体而言，在初级的运算电路6‑1中，保存数据D1的数据保存部4‑1A和保存数据D2的数据保存部4‑1B与对数据D1及数据D2进行预先设定的运算的数据运算部5‑1连接。初级的运算电路6‑1是指在处理电路3中最初输入数据D的运算电路6。 [0048] 在第2级运算电路6‑2中，数据保存部4‑2A和数据保存部4‑2B与数据运算部5‑2连接，该数据保存部4‑2A保存数据D1的数据运算部5‑1中的运算结果，该数据保存部4‑2B保存数据D2的数据运算部5‑1中的运算结果。第2级的运算电路6‑2是指从初级的运算电路6‑1接收运算结果的运算电路6。 [0049] 在第3级运算电路6‑3中，数据保存部4‑3A和数据保存部4‑3B与数据运算部5‑3连接，该数据保存部4‑3A保存数据运算部5‑2对数据D1的数据运算部5‑1中的运算结果进一步进行运算的运算结果，该数据保存部4‑3B保存数据运算部5‑2对数据D2的数据运算部5‑1中的运算结果进一步进行运算的运算结果。第3级运算电路6‑3是指从第2级运算电路6‑2接收运算结果的运算电路6。 [0050] 即，运算电路6包括与输入P的数量相同数量的数据保存部4和各个数据保存部4共用的1个数据运算部5。 [0051] 并且，初级的运算电路6‑1中的数据运算部5‑1与第2级的运算电路6‑2中的数据保存部4‑2A及数据保存部4‑2B连接。第2级运算电路6‑2中的数据运算部5‑2与第3级运算电路6‑3中的数据保存部4‑3A及数据保存部4‑3B连接。 [0052] 在处理电路3中相当于运算电路6的末级的运算电路6‑3与用于从处理电路3输出对数据D1的运算结果而设置的输出电路7的数据保存部4‑A及用于从处理电路3输出对数据D2的运算结果而设置的输出电路7的数据保存部4‑B连接。 [0053] 如此，在各个运算电路6及输出电路7中存在各个数据D专用的数据保存部4。 [0054] 数据D1及数据D2分别与时钟同步地在相同定时输入到运算电路6‑1中的数据保存部4‑1A及数据保存部4‑2B中。 [0055] 运算电路6‑1的数据运算部5‑1将每个数据D的运算结果输入到与后级的运算电路6‑2中的各个数据D建立对应关联的数据保存部4‑2A及数据保存部4‑2B中。如此，前级的运算电路6中的数据运算部5将每个数据D的运算结果输入到与后级的运算电路6或输出电路7中的各个数据D建立对应关联的数据保存部4中。 [0056] 另外，前级的运算电路6中的运算结果分别输入到初级的运算电路6‑1以外的运算电路6中。然而，从后级的运算电路6来看，前级的运算电路6中的运算结果也与输入到运算电路6中的数据D相同。因此，以下，若不需要区分数据D和数据D的运算结果，则有时将前级的运算电路6中的运算结果表示为数据D。 [0057] 并且，若不需要区分说明数据保存部4‑1A～数据保存部4‑3A、数据保存部4‑1B～数据保存部4‑3B、数据保存部4‑A及数据保存部4‑B，则表示为“数据保存部4”。 [0058] 并且，若不需要区分说明数据运算部5‑1～数据运算部5‑3，则表示为“数据运算部5”。 [0059] 数据运算部5具备按照所输入的数据D的数量对数据D进行相同的运算的电路，不对应于同时处理保存在数据保存部4中的多个数据D的所谓的并行处理，仅具备1个对数据D进行运算的电路。即，在特定时刻观察时，数据运算部5仅对多个数据保存部4中分别保存的数据D中的任意1个数据D进行运算。因此，数据运算部5的面积被抑制为比对应于并行处理时所需的面积小。 [0060] 接着，对具备上述中说明的运算电路6的处理电路3中的数据D的处理进行详细说明。 [0061] 图3是表示由图2所示的处理电路3执行的处理的时序图的一例的图。图3的时序图表示数据D1及数据D2与时钟同步地按每4个时钟输入到处理电路3中的状况。另外，时钟C1～时钟C10分别表示连续的1个时钟量的时钟。 [0062] 当与时钟C1同步地从输入P‑1及输入P‑2分别输入数据D1及数据D2时，运算电路6‑1将数据D1保存在数据保存部4‑1A中，将数据D2保存在数据保存部4‑1B中。 [0063] 与时钟C2同步地，数据运算部5‑1从数据保存部4‑1A获取数据D1，对数据D1进行预先设定的运算，将运算结果存放在数据保存部4‑2A中。 [0064] 由于在时钟C2的期间数据运算部5‑1中数据D1的运算已结束，因此与时钟C3同步地，数据运算部5‑1从数据保存部4‑1B获取数据D2，对数据D2进行预先设定的运算，将运算结果存放在数据保存部4‑2B中。 [0065] 另一方面，由于在运算电路6‑2的数据保存部4‑2A中保存有运算电路6‑1中的运算结果、即数据D1，因此与时钟C3同步地，数据运算部5‑2从数据保存部4‑2A获取数据D1，对数据D1进行预先设定的运算，将运算结果存放在数据保存部4‑3A中。 [0066] 由于在时钟C3的期间数据运算部5‑2中数据D1的运算已结束，因此与时钟C4同步地，数据运算部5‑2从数据保存部4‑2B获取运算电路6‑1中的运算结果、即数据D2，对数据D2进行预先设定的运算，将运算结果存放在数据保存部4‑3B中。 [0067] 另一方面，由于在运算电路6‑3的数据保存部4‑3A中保存有运算电路6‑2中的运算结果、即数据D1，因此与时钟C4同步地，数据运算部5‑3从数据保存部4‑3A获取数据D1，对数据D1进行预先设定的运算，将运算结果存放在输出电路7的数据保存部4‑A中。 [0068] 由于在时钟C4的期间数据运算部5‑3中数据D1的运算已结束，因此与时钟C5同步地，数据运算部5‑3从数据保存部4‑3B获取运算电路6‑2中的运算结果、即数据D2，对数据D2进行预先设定的运算，将运算结果存放在输出电路7的数据保存部4‑B中。 [0069] 在时钟C5的结束时刻，在输出电路7的数据保存部4‑A及数据保存部4‑B中分别保存有处理电路3中的处理结果。因此，处理电路3与时钟C6同步地输出保存在数据保存部4‑A及数据保存部4‑B中的数据D1及数据D2。在对于处理电路3存在后级的处理电路3的情况下，数据D1及数据D2输入到后级的处理电路3中，在后级的处理电路3中与时钟同步地重复执行上述说明的动作。 [0070] 另一方面，由于数据D1及数据D2按每4个时钟输入到处理电路3中，因此与时钟C5同步地从输入P‑1及输入P‑2分别向处理电路3输入新的数据D1及数据D2。伴随于此，运算电路6‑1将数据D1保存在数据保存部4‑1A中，将数据D2保存在数据保存部4‑1B中。以下，处理电路3与时钟同步地重复执行上述说明的动作，直到数据D1及数据D2不再被输入为止。 [0071] 另外，在图3所示的时序图中，示出了各个数据运算部5在运算数据D1之后运算数据D2的例子，但数据D的运算顺序没有限制，也可以在运算数据D2之后运算数据D1。 [0072] 如此，在本发明的处理电路3中，由于构成为各个运算电路6中包含的数据运算部5对1个数据D进行运算，因此将处理电路3中的处理分割为多个，将所分割的各处理分配给各个运算电路6中。然后，处理电路3中，在前级的运算电路6对同时输入到处理电路3中的多个数据D中的任一数据D进行预先设定的运算的期间，后级的运算电路6对从与前级的运算电路6中成为运算对象的数据D不同的其他数据D获得的运算结果进行预先设定的运算。 [0073] 即，若关注各个数据运算部5，则在时序列中的特定瞬间，在数据运算部5中仅对所输入的多个数据D中的任意1个数据D进行了运算。然而，由于在各个数据运算部5中进行与时钟同步的流水线处理，因此在处理电路3中重复进行对所输入的多个数据D的处理。 [0074] 因此，与处理电路3在对所输入的多个数据D中的任一数据D的处理结束之后开始下一个数据D的处理的情况相比，处理电路3的处理性能提高。 [0075] 另外，即使根据与同时输入到处理电路3中的数据D的数量准备了运算电路6的数据保存部4，当同时输入到处理电路3中的数据D的数量超过与输入到处理电路3中的数据D的输入间隔对应的时钟数时，在保存在运算电路6‑1的数据保存部4中的数据D中产生不由运算电路6‑1运算而被新的数据D覆盖的数据D。 [0076] 因此，同时输入到处理电路3中的数据D的数量被限制在与输入到处理电路3中的数据D的输入间隔对应的时钟数以下。如图3所示的时序图那样，在处理按每4个时钟输入的数据D的处理电路3中，即使最多同时输入4个数据D1～数据D4，也能够对各个数据D执行预先设定的处理。 [0077] 图4是表示将图2所示的处理电路3对应于4个数据D1～数据D4的输入时的内部结构例的图。在该情况下，各个运算电路6的数据保存部4及输出电路7的数据保存部4为4个。 [0078] ＜处理电路的变形例＞ [0079] 图2及图4所示的处理电路3中的各个运算电路6及输出电路7中包含的数据保存部4仅准备了与输入到处理电路3中的数据D的数量相同的数量。然而，若数据运算部5从数据保存部4获取数据D，对所获取的数据D进行预先设定的运算，并在1个时钟以内执行将运算结果存放在后级的运算电路6中的数据保存部4或输出电路7中的数据保存部4中的处理，则即使是保存有数据D的数据保存部4，在1个时钟后也取出数据D而成为空的状态。 [0080] 因此，若作为初级的运算电路6‑1以外的其他运算电路6的第2级以后的运算电路6中的数据保存部4及输出电路7中的数据保存部4分别具备1个数据保存部4，则在从数据保存部4取出数据D之前，不会发生所保存的数据D被新的数据D覆盖的状况。 [0081] 另外，由于在处理电路3中的初级的运算电路6‑1中同时输入多个数据D，因此初级的运算电路6‑1具备与同时输入的数据D的数量相同的数量的数据保存部4。 [0082] 图5是表示在图2所示的处理电路3中将第2级以后的运算电路6中的数据保存部4及输出电路7中的数据保存部4设为1个的处理电路3A的内部结构例的图。 [0083] 如图5所示，处理电路3A中的运算电路6‑2具备数据保存部4‑2，运算电路6‑3具备数据保存部4‑3。并且，输出电路7具备数据保存部4‑α。 [0084] 接着，对图5所示的处理电路3A中的数据D的处理进行详细说明。 [0085] 图6是表示由图5所示的处理电路3A执行的处理的时序图的一例的图。与图3所示的时序图同样地，图6的时序图表示数据D1及数据D2与时钟同步地按每4个时钟输入到处理电路3A中的状况。 [0086] 另外，图6所示的时序图按每个时钟示出在各时钟的结束时刻保存在各个数据保存部4中的数据D。 [0087] 当与时钟C1同步地从输入P‑1及输入P‑2分别输入数据D1及数据D2时，运算电路6‑1将数据D1保存在数据保存部4‑1A中，将数据D2保存在数据保存部4‑1B中。 [0088] 与时钟C2同步地，数据运算部5‑1从数据保存部4‑1A获取数据D1，对数据D1进行预先设定的运算，将运算结果存放在数据保存部4‑2中。 [0089] 与时钟C3同步地，数据运算部5‑2从数据保存部4‑2获取数据D1，对数据D1进行预先设定的运算，将运算结果存放在数据保存部4‑3中。 [0090] 即，随着时钟C3的开始，由数据运算部5‑2取出保存在数据保存部4‑2中的数据D1。因此，与时钟C3同步地，数据运算部5‑1从数据保存部4‑1B获取数据D2，对数据D2进行预先设定的运算，将运算结果存放在数据保存部4‑2中。 [0091] 与时钟C4同步地，数据运算部5‑3从数据保存部4‑3获取数据D1，对数据D1进行预先设定的运算，将运算结果存放在数据保存部4‑α中。 [0092] 即，随着时钟C4的开始，由数据运算部5‑3取出保存在数据保存部4‑3中的数据D1。因此，与时钟C4同步地，数据运算部5‑2从数据保存部4‑2获取数据D2，对数据D2进行预先设定的运算，将运算结果存放在数据保存部4‑3中。 [0093] 与时钟C5同步地，处理电路3A将保存在数据保存部4‑α中的数据D1输出到缓冲器2。 [0094] 即，随着时钟C5的开始，由处理电路3A取出保存在数据保存部4‑α中的数据D1。因此，与时钟C5同步地，数据运算部5‑3从数据保存部4‑3获取数据D2，对数据D2进行预先设定的运算，将运算结果存放在数据保存部4‑α中。 [0095] 与时钟C6同步地，处理电路3A将保存在数据保存部4‑α中的数据D2输出到缓冲器2。 [0096] 在对于处理电路3A存在后级的处理电路3A的情况下，数据D1及数据D2经由缓冲器2同时输入到后级的处理电路3A中，在后级的处理电路3A中与时钟同步地重复执行上述说明的动作。 [0097] 另一方面，由于数据D1及数据D2按每4个时钟输入到处理电路3A中，因此与时钟C5同步地从输入P‑1及输入P‑2分别向处理电路3A输入新的数据D1及数据D2。伴随于此，运算电路6‑1将数据D1保存在数据保存部4‑1A中，将数据D2保存在数据保存部4‑1B中。以下，处理电路3A与时钟同步地重复执行上述说明的动作，直到数据D1及数据D2不再被输入为止。 [0098] 如此，本发明的处理电路3A在1个时钟以内进行各运算电路6在下一个数据D输入到自身的数据保存部4之前，取出保存在数据保存部4中的数据，并且对取出的数据D进行预先设定的运算，将运算结果存放在后级的运算电路6的数据保存部4或输出电路7的数据保存部4中的处理。 [0099] 因此，即使将初级的运算电路6‑1以外的其他运算电路6中的数据保存部4及输出电路7中的数据保存部4设为1个，在处理电路3A中也重复进行对所输入的多个数据D的处理。 [0100] 至此，对处理电路3及处理电路3A与时钟同步地分别自主地执行图3及图6所示的流水线处理的例子进行了说明，但计算机10也可以控制处理电路3及处理电路3A，使处理电路3及处理电路3A分别执行图3及图6所示的流水线处理。以下，将处理电路3及处理电路3A表示为“处理电路3、3A”，将处理电路3或处理电路3A表示为“处理电路3(3A)”。 [0101] 图7是表示用于由计算机10控制处理电路3(3A)的结构例的图。 [0102] 计算机10具备作为处理器的一例的CPU(Central Processing Unit：中央处理器)11、用作CPU11的临时作业区域的RAM(Random Access Memory：随机存取存储器)12、非易失性存储器13及输入输出接口(I/O)14。CPU11、RAM12、非易失性存储器13及I/O14分别经由总线15连接。 [0104] 例如，至少1个处理电路3(3A)及时钟源16与I/O14连接。 [0106] 图8是表示在数据D输入到处理电路3中时由计算机10的CPU11执行的流水线处理流程的一例的流程图。 [0107] 规定流水线处理的处理程序例如预先存储在计算机10的非易失性存储器13中。CPU11读入存储在非易失性存储器13中的处理程序，并执行流水线处理。另外，图8所示的流水线处理与时钟同步地开始，并且在1个时钟以内结束。 [0108] 在步骤S10中，CPU11从输入了数据D的运算电路6的任一数据保存部4向数据运算部5输入数据D。 [0109] 在步骤S20中，CPU11使数据运算部5执行对数据D的预先设定的运算。 [0110] 在步骤S30中，CPU11将运算结果输入到后级的运算电路6中的按每个数据D设置的数据保存部4或输出电路7中的按每个数据D设置的数据保存部4中的、与成为运算对象的数据D对应的数据保存部4中。 [0111] CPU11对输入了数据D的各个运算电路6执行步骤S10～步骤S30所示的处理。另外，在向输出电路7的数据保存部4输入了数据D的情况下，CPU11从输出电路7的数据保存部4取出数据D，向处理电路3的外部输出数据D。 [0112] 上述中，使用图8对处理电路3的流水线处理进行了说明，但CPU11还按照图8所示的流程图执行处理电路3A的流水线处理。 [0113] 在处理电路3A中，由于在第2级以后的运算电路6中仅包括1个数据保存部4，因此在步骤S10中，对于第2级以后的运算电路6，CPU11只要从该1个数据保存部4向数据运算部5输入数据D即可。并且，由于在后级的运算电路6及输出电路7中也仅包括1个数据保存部4，因此在步骤S30中，CPU11只要向该1个数据保存部4输入运算结果即可。 [0114] 以上，使用实施方式对处理电路3、3A的一个方式进行了说明，但所公开的处理电路3、3A的方式仅为一例，处理电路3、3A的方式并不限定于实施方式中记载的范围。在不脱离本发明的主旨的范围内能够对实施方式进行各种变更或改进，并且进行该变更或改进的方式也包含在发明的技术范围内。 [0115] 在上述实施方式中，处理器是指广义的处理器，包括通用的处理器(例如CPU11)或专用的处理器(例如GPU：Graphics Processing Unit(图形处理器)、ASIC：Application Specific Integrated Circuit(专用集成电路)、FPGA：Field Programmable Gate Array(现场可编程门阵列)、可编程逻辑器件等)。 [0116] 并且，上述实施方式中的处理器的动作不仅可以由一个处理器完成，也可以由存在于物理上分离的位置的多个处理器协作完成。并且，处理器的各动作的顺序并不限定于上述实施方式中记载的顺序，也可以适当变更。 [0117] 在上述实施方式中，在CPU11执行处理电路3、3A的流水线处理的情况下，读入并执行了存储在非易失性存储器13中的处理程序。然而，处理程序的存储目的地并不限定于非易失性存储器13。本发明的处理程序也能够以记录在由计算机10可读取的存储介质中的方式提供。 [0118] 例如，可以以记录在如CD‑ROM(Compact Disk Read Only Memory：致密盘只读存储器)、DVD‑ROM(Digital Versatile Disk Read Only Memory：数字通用盘只读存储器)及蓝光光盘那样的光盘上的方式提供处理程序。并且，也可以以记录在如USB(Universal Serial Bus：通用串行总线)存储器及存储卡那样的便携式半导体存储器中的方式提供处理程序。非易失性存储器13、CD‑ROM、DVD‑ROM、蓝光光盘、USB及存储卡是非临时性(non‑transitory)存储介质的一例。 [0119] 而且，计算机10可以通过通信单元(省略图示)从与通信线路连接的外部装置下载处理程序，并将下载的处理程序存储在非易失性存储器13中。在该情况下，CPU11从非易失性存储器13读入从外部装置下载的处理程序，并执行流水线处理。 [0120] 以下示出本实施方式所涉及的附记。 [0121] (1) [0122] 一种处理电路，其依次连接有包括将多个数据按每个数据保存的多个数据保存部和对保存在所述数据保存部中的各数据进行预先设定的运算且各所述数据保存部共用的1个数据运算部的运算电路， [0123] 将前级的所述运算电路的运算结果输入到与前级的所述运算电路中的成为运算对象的数据建立对应关联的后级的所述运算电路中的所述数据保存部中， [0124] 在前级的所述运算电路对任一数据进行预先设定的运算的期间，后级的所述运算电路对从与前级的所述运算电路中成为运算对象的数据不同的其他数据获得的运算结果进行预先设定的运算，由此对各数据进行预先设定的处理。 [0125] (2) [0126] 一种处理电路，其依次连接有包括保存数据的数据保存部和对保存在所述数据保存部中的数据进行预先设定的运算的数据运算部的运算电路， [0127] 最初输入数据的初级的所述运算电路具备与同时输入的数据的数量相同数量的所述数据保存部，并且其他所述运算电路分别具备1个所述数据保存部， [0128] 进行如下处理：各所述运算电路在下一个数据输入到所述数据保存部之前取出保存在所述数据保存部中的数据，并且对取出的数据进行所述预先设定的运算，将运算结果存放在后级的所述运算电路的所述数据保存部中。 [0129] (3) [0130] 根据(1)或(2)所述的处理电路，其中， [0131] 所述运算电路是与时钟同步的同步电路， [0132] 所述运算电路被分割成所述数据运算部中的运算在1个时钟以内结束。 [0133] (4) [0134] 根据(3)所述的处理电路，其中， [0135] 各个数据与所述时钟同步地在相同定时输入到最初输入数据的初级的所述运算电路的所述数据保存部中。 [0136] (5) [0137] 根据(4)所述的处理电路，其中， [0138] 数据的数量被限制在与输入到初级的所述运算电路中的数据的输入间隔对应的时钟数以下。 [0139] (6) [0140] 一种处理程序，其用于使计算机对处理电路执行如下处理，所述处理电路依次连接有包括将多个数据按每个数据保存的多个数据保存部和对保存在所述数据保存部中的各数据进行预先设定的运算且各所述数据保存部共用的1个数据运算部的运算电路： [0141] 将前级的所述运算电路的运算结果输入到与前级的所述运算电路中的成为运算对象的数据建立对应关联的后级的所述运算电路中的所述数据保存部中， [0142] 在前级的所述运算电路对任一数据进行预先设定的运算的期间，后级的所述运算电路对从与前级的所述运算电路中成为运算对象的数据不同的其他数据获得的运算结果进行预先设定的运算，由此对各数据进行预先设定的处理。 [0143] (7) [0144] 一种处理程序，其用于使计算机对处理电路执行如下处理，所述处理电路依次连接有包括保存数据的数据保存部和对保存在所述数据保存部中的数据进行预先设定的运算的数据运算部的运算电路；并且，最初输入数据的初级的所述运算电路具备与同时输入的数据的数量相同数量的所述数据保存部，并且其他所述运算电路分别具备1个所述数据保存部， [0145] 各所述运算电路在下一个数据输入到所述数据保存部之前取出保存在所述数据保存部中的数据，并且对取出的数据进行所述预先设定的运算，将运算结果存放在后级的所述运算电路的所述数据保存部中。 [0146] 上述本发明的实施方式是以例示及说明为目的而提供的。另外，本发明的实施方式并不全面详尽地包括本发明，并且并不将本发明限定于所公开的方式。很显然，对本发明所属的领域中的技术人员而言，各种变形及变更是自知之明的。本实施方式是为了最容易理解地说明本发明的原理及其应用而选择并说明的。由此，本技术领域中的其他技术人员能够通过对假定为各种实施方式的特定使用最优化的各种变形例来理解本发明。本发明的范围由以上的权利要求书及其等同物来定义。 |
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