[0002] 本申请要求2010年10月29日向韩国知识产权局提交的韩国申请No.10-2010-0106906的优先权，其全部内容通过引用合并在本文中。
技术领域
[0003] 本
发明涉及半导体集成电路，更具体而言涉及应用在半导体存储装置中的占空比校正电路。
背景技术
[0004] 半导体存储装置从外部接收时钟并与输入的时钟同步地操作。如果从外部输入的时钟的占空比不正确，则半导体存储装置难以正常操作。因此，为了避免从外部输入的时钟的占空比变得不准确的情形，设计了一种用于校正时钟的占空比的电路并将其应用在半导体存储装置中。总体来说，用于在半导体存储装置中校正时钟的占空比的电路被称为占空比校正电路。
[0005] 当半导体存储装置以高速操作时，输入高频外部时钟。就这点而言，为了确保以高速操作的半导体存储装置的稳定操作，必须确保用于校正时钟的占空比的占空比校正电路的操作
稳定性。此外，为了符合半导体存储装置向低功耗和高面积效率的发展趋势，在本技术领域中需要一种能够降低功耗并具有提高的面积效率的占空比校正电路。
发明内容
[0006] 本文描述了一种半导体存储装置的占空比校正电路，所述占空比校正电路即使在高频时钟的情况下仍能够确保稳定的占空比校正操作，降低功耗并提高面积效率。
[0007] 在本发明的一个
实施例中，一种半导体存储装置的占空比校正电路包括：占空比校正单元，被配置为响应于占空比校正范围控制
信号来确定占空比校正范围，响应于占空比校正码来将输入时钟的占空比校正为落在所确定的占空比校正范围内，并产生占空比校正时钟；占空比检测单元，被配置为检测占空比校正时钟的占空比，并输出占空比信息；以及占空比校正码发生单元，被配置为基于占空比信息来产生占空比校正码。
[0008] 在本发明的另一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比检测单元，被配置为检测占空比校正时钟的占空比，并将第一占空比检测信号或第二占空比检测信号使能；占空比校正码发生单元，被配置为响应于第一占空比检测信号和第二占空比检测信号来增加和减少占空比校正码的码值；以及占空比校正单元，被配置为通过将时钟延迟而产生延迟时钟，响应于时钟和占空比校正码来将用于确定公共
节点的
电压电平的第一上拉驱动
力和第一下拉驱动力传送至公共节点，响应于延迟时钟和占空比校正码来将用于确定公共节点的电压电平的第二上拉驱动力和第二下拉驱动力传送至公共节点，并通过驱动公共节点的电压来产生占空比校正时钟。
[0009] 在本发明的另一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比校正范围设置部，被配置为将时钟延迟并产生延迟时钟；公共节点电压确定部，被配置为在时钟与延迟时钟的电平彼此相同时响应于上拉驱动力和下拉驱动力中的一个来确定公共节点的电压电平，而在时钟与延迟时钟的电平彼此不同时基于占空比校正码并响应于上拉驱动力和下拉驱动力这两者来确定公共节点的电压电平；以及
驱动器，被配置为驱动公共节点的电压电平并输出占空比校正时钟。
附图说明
[0010] 结合附图来描述本发明的特征、方面和实施例，在附图中：
[0011] 图1是示意性地说明根据本发明的一个实施例的半导体存储装置的占空比校正电路的结构图；
[0012] 图2是示意性地说明图1所示的占空比校正单元的结构图；
[0013] 图3是示意性地说明2图所示的占空比校正范围设置部的结构图；
[0014] 图4是示意性地说明图2所示的占空比校正操作执行部的结构图；
[0015] 图5是示意性地说明图4所示的固定驱动部件的结构图；以及
[0016] 图6是解释根据本发明的所述实施例的半导体存储装置的占空比校正电路的操作的时序图。
具体实施方式
[0017] 下面将参照附图通过示例性实施例来描述根据本发明的半导体存储装置的占空比校正电路。
[0018] 图1是示意性地说明根据本发明的一个实施例的半导体存储装置的占空比校正电路的结构图。参见图1，根据本发明的一个实施例的半导体存储装置的占空比校正电路包括占空比检测单元100、占空比校正码发生单元200和占空比校正单元300。
[0019] 占空比检测单元100被配置为检测占空比校正时钟CLK_dcc的占空比，并输出占空比信息DETH和DETL。占空比信息DETH和DETL包括第一占空比检测信号DETH和第二占空比检测信号DETL。例如，当在占空比校正时钟CLK_dcc的高电平持续时间和低电平持续时间之中所述高电平持续时间比所述低电平持续时间长时，占空比检测单元100将第一占空比检测信号DETH使能。另一方面，当在占空比校正时钟CLK_dcc的高电平持续时间和低电平持续时间之中所述低电平持续时间比所述高电平持续时间长时，占空比检测单元100将第二占空比检测信号DETL使能。
[0020] 占空比校正码发生单元200被配置为基于占空比信息DETH和DETL来产生占空比校正码DCC_code<0:4>。换言之，占空比校正码发生单元200响应于占空比信息DETH和DETL来增加或减少占空比校正码DCC_code<0:4>的码值。例如，如果输入的是这样的信息，即在占空比校正时钟CLK_dcc的高电平持续时间和低电平持续时间之中所述低电平持续时间比所述高电平持续时间长，也就是说，如果第二占空比检测信号DETL被使能，则占空比校正码发生单元200增加占空比校正码DCC_code<0:4>的码值。此外，如果输入的是这样的信息，即占空比校正时钟CLK_dcc的高电平持续时间比占空比校正时钟CLK_dcc的低电平持续时间长，也就是说，如果第一占空比检测信号DETH被使能，则占空比校正码发生单元200减少占空比校正码DCC_code<0:4>的码值。
[0021] 占空比校正单元300被配置为响应于占空比校正范围
控制信号DCCrange_ctrl来确定占空比校正范围，将输入的时钟CLK的占空比校正为落在基于占空比校正码DCC_code<0:4>所确定的占空比校正范围之内，并产生占空比校正时钟CLK_dcc。
[0022] 图2是示意性地说明图1所示的占空比校正单元的结构图。参见图2，占空比校正单元300包括占空比校正范围设置部310和占空比校正操作执行部320。
[0023] 占空比校正范围设置部310被配置为响应于占空比校正范围控制信号DCCrange_ctrl来确定占空比校正范围。例如，占空比校正范围设置部310响应于占空比校正范围控制信号DCCrange_ctrl来确定延迟时间，将时钟CLK延迟预定的延迟时间，并产生延迟时钟CLK_d。
[0024] 占空比校正操作执行部320被配置为基于占空比校正码DCC_code<0:4>来将输入时钟CLK的占空比校正为落在所确定的占空比校正范围之内，并产生占空比校正时钟CLK_dcc。例如，占空比校正操作执行部320基于占空比校正码DCC_code<0:4>来产生在时钟CLK的转变时刻与延迟时钟CLK_d的转变时间之间转变的占空比校正时钟CLK_dcc。也就是说，占空比校正操作执行部320基于占空比校正码DCC_code<0:4>来产生占空比校正时钟CLK_dcc，所述占空比校正时钟CLK_dcc具有处在时钟CLK的上升沿与延迟时钟CLK_d的上升沿之间的上升沿和处在时钟CLK的下降沿与延迟时钟CLK_d的下降沿之间的下降沿。
[0025] 图3是示意性地说明图2所示的占空比校正范围设置部的结构图。参见图3，占空比校正范围设置部310包括第一延迟级311、第二延迟级312和选择级313。
[0026] 第一延迟级311被配置为将时钟CLK延迟并产生第一延迟信号dl_1。
[0027] 第二延迟级312被配置为将第一延迟信号dl_1延迟并产生第二延迟信号dl_2。
[0028] 选择级313被配置为响应于占空比校正范围控制信号DCCrange_ctrl来选择第一延迟信号dl_1和第二延迟信号dl_2中的一个，并将所选中的信号输出作为延迟时钟CLK_d。选择级313可以被实现为多路复用器。图3示出了占空比校正范围设置部310的一个实施例。就这点而言，本领域技术人员能容易了解的是，占空比校正范围设置部310可以用这样的方式来被配置：
串联地耦接多个延迟级，并且基于占空比校正范围控制信号DCCrange_ctrl将所述多个延迟级的
输出信号中的一个输出作为延迟时钟CLK_d。
[0029] 图4是示意性地说明图2所示的占空比校正操作执行部的结构图。参见图4，占空比校正操作执行部320包括第一公共节点驱动级321、第二公共节点驱动级322和驱动器323。
[0030] 第一公共节点驱动级321被配置为基于占空比校正码DCC_code<0:4>和时钟CLK来将用于驱动公共节点common_node的第一上拉驱动力和第一下拉驱动力传送至公共节点common_node。例如，第一公共节点驱动级321基于占空比校正码DCC_code<0:4>来确定第一下拉驱动力和第一上拉驱动力的大小，响应于时钟CLK的电平来选择第一下拉驱动力或第一上拉驱动力，并将所选中的驱动力传送至公共节点common_node。详细而言，第一公共节点驱动级321基于占空比校正码DCC_code<0:4>确定第一下拉驱动力和第一上拉驱动力的大小，并在当时钟CLK具有高电平时将第一下拉驱动力传送至公共节点common_node。第一公共节点驱动级321在当时钟CLK具有低电平时将大小已被确定的第一上拉驱动力传送至公共节点common_node。如果第一下拉驱动力基于占空比校正码DCC_code<0:4>的码值而增加，则第一上拉驱动力降低；而如果第一下拉驱动力基于占空比校正码DCC_code<0:4>的码值而降低，则第一上拉驱动力增加。
[0031] 第一公共节点驱动级321包括第一固定驱动部件321-1和第一可变驱动部件321-2。
[0032] 第一固定驱动部件321-1被配置为响应于时钟CLK来驱动公共节点common_node，而不管占空比校正码DCC_code<0:4>如何。
[0033] 第一可变驱动部件321-2被配置为基于占空比校正码DCC_code<0:4>和时钟CLK来驱动公共节点common_node。
[0034] 第一可变驱动部件321-2包括接收占空比校正码DCC_code<0:4>的各个比特以及时钟CLK的第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5。第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5的各个输出
端子被耦接至公共节点common_node。
[0035] 第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5每个都在当从占空比校正码DCC_code<0:4>输入的比特的电平与时钟CLK的电平彼此相同时驱动公共节点common_node。例如，第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5每个都在当从占空比校正码DCC_code<0:4>输入的比特具有高电平且时钟CLK具有高电平时将第一下拉驱动力传送至公共节点common_node，而在当从占空比校正码DCC_code<0:4>输入的比特具有低电平且时钟CLK具有低电平时将第一上拉驱动力传送至公共节点common_node。
[0036] 第二公共节点驱动级322被配置为基于占空比校正码DCC_code<0:4>和延迟时钟CLK_d来将用于驱动公共节点common_node的第二上拉驱动力和第二下拉驱动力传送至公共节点common_node。例如，第二公共节点驱动级322基于占空比校正码DCC_code<0:4>来确定第二下拉驱动力和第二上拉驱动力的大小，响应于延迟时钟CLK_d的电平来选择第二下拉驱动力或第二上拉驱动力，并将所选中的驱动力传送至公共节点common_node。详细而言，第二公共节点驱动级322基于占空比校正码DCC_code<0:4>确定第二下拉驱动力和第二上拉驱动力的大小，并在当延迟时钟CLK_d具有高电平时将第二下拉驱动力传送至公共节点common_node。第二公共节点驱动级322在当延迟时钟CLK_d具有低电平时将大小已被确定的第二上拉驱动力传送至公共节点common_node。如果第二下拉驱动力基于占空比校正码DCC_code<0:4>的码值而增加，则第二上拉驱动力降低；而如果第二下拉驱动力基于占空比校正码DCC_code<0:4>的码值而降低，则第二上拉驱动力增加。
[0037] 第二公共节点驱动级322包括第二固定驱动部件322-1和第二可变驱动部件322-2。
[0038] 第二固定驱动部件322-1被配置为响应于延迟时钟CLK_d驱动公共节点common_node，而不管占空比校正码DCC_code<0:4>如何。
[0039] 第二可变驱动部件322-2被配置为基于占空比校正码DCC_code<0:4>和延迟时钟CLK_d来驱动公共节点common_node。
[0040] 第二可变驱动部件322-2包括接收占空比校正码DCC_code<0:4>的各个比特以及延迟时钟CLK_d的第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5.第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5的各个输出端子被耦接至公共节点common_node。
[0041] 第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code<0:4>输入的比特的电平与延迟时钟CLK_d的电平彼此相同时驱动公共节点common_node。例如，第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code<0:4>输入的比特具有高电平且延迟时钟CLK_d具有高电平时将第二下拉驱动力传送至公共节点common_node，而在当从占空比校正码DCC_code<0:4>输入的比特具有低电平且延迟时钟CLK_d具有低电平时将第二上拉驱动力传送至公共节点common_node。
[0042] 第一固定驱动部件321-1和第二固定驱动部件322-1、以及第一至第十可变单位驱动部件321-2-1至321-2-5及322-2-1至322-2-5具有相同的配置但是具有不同的
输入信号。
[0043] 由于第一固定驱动部件321-1和第二固定驱动部件322-1、以及第一至第十可变单位驱动部件321-2-1至321-2-5和322-2-1至322-2-5以相同的方式来配置，因此下面将仅仅描述第一固定驱动部件321-1的配置。
[0044] 图5是示意性地说明图4所示的固定驱动部件的结构图。参见图5，第一固定驱动部件321-1包括上拉驱动元件321-1-1和下拉驱动元件321-1-2。
[0045] 上拉驱动元件321-1-1包括第一晶体管P11和第二晶体管P12。第一晶体管P11具有与接地端子VSS相耦接的栅极和接收外部电压VDD的源极。第二晶体管P12具有接收时钟CLK的栅极、与第一晶体管P11的漏极相耦接的源极和与公共节点common_node相耦接的漏极。以此方式配置的上拉驱动元件321-1-1在当时钟CLK具有低电平时将外部电压VDD传送至公共节点common_node。与此同时，由于第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5的上拉驱动元件每个都接收占空比校正码DCC_code<0:4>中的一个比特，而并不被耦接至接地端子VSS，因此，第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5每个都在当从占空比校正码DCC_code<0:4>输入的一个比特具有低电平且时钟CLK具有低电平时执行将外部电压VDD传送至公共节点common_node的上拉操作，以便提高公共节点common_node的电压电平。同时，第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code<0:4>输入的一个比特具有低电平且延迟时钟CLK_d具有低电平时执行将外部电压VDD传送至公共节点common_node的上拉操作，以便提高公共节点common_node的电压电平。
[0046] 下拉驱动元件321-1-2包括第三晶体管N11和第四晶体管N12。第三晶体管N11具有被输入了时钟CLK的栅极和与公共节点common_node相耦接的漏极。第四晶体管N12具有被施加外部电压VDD的栅极、与第三晶体管N11的源极相耦接的漏极和与接地端子VSS相耦接的源极。以此方式配置的下拉驱动元件321-1-2在当时钟CLK具有高电平时将接地电压VSS传送至公共节点common_node。同时，由于第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5的下拉驱动元件每个都接收占空比校正码DCC_code<0:4>之中的一个比特而非外部电压VDD，因此第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5每个都在当从占空比校正码DCC_code<0:4>输入的一个比特具有高电平且时钟CLK具有高电平时执行使公共节点common_node的
电流流向接地端子VSS的下拉操作，以便降低公共节点common_node的电压电平。同时，第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code<0:4>输入的一个比特具有高电平和延迟时钟CLK_d具有高电平时执行使公共节点common_node的电流流向接地端子VSS的下拉操作，以便降低公共节点common_node的电压电平。
[0047] 构成第一可变单位驱动部件321-2-1至第十可变单位驱动部件322-2-5中的每个的上拉驱动元件和下拉驱动元件共同地接收占空比校正码DCC_code<0:4>的一个比特。
[0048] 驱动器323被配置为驱动公共节点common_node的电压并输出占空比校正时钟CLK_dcc。
[0049] 下面将描述如上述配置的根据本发明的实施例的半导体存储装置的占空比校正电路的操作。
[0050] 参见图1，占空比检测单元100检查占空比校正时钟CLK_dcc的占空比，即，比较占空比校正时钟CLK_dcc的高电平持续时间的长度与低电平持续时间的长度，并在当高电平持续时间比低电平持续时间长时将第一占空比检测信号DETH使能。与此同时，占空比检测单元100在当低电平持续时间比高电平持续时间长时将第二占空比检测信号DETL使能。
[0051] 占空比校正码发生单元200响应于第一占空比检测信号DETH和第二占空比检测信号DETL来产生占空比校正码DCC_code<0:4>。
[0052] 占空比校正单元300基于占空比校正码DCC_code<0:4>来校正时钟CLK的占空比，并输出校正的时钟CLK作为占空比校正时钟CLK_dcc。占空比校正单元300通过基于占空比校正码DCC_code<0:4>来增加或减少时钟CLK的高电平持续时间的长度而输出占空比校正时钟CLK_dcc。
[0053] 下面将参照图2描述占空比校正单元300的操作。
[0054] 占空比校正范围设置部310响应于占空比校正范围控制信号DCCrange_ctrl来确定延迟时间，将时钟CLK延迟所确定的延迟时间，并产生延迟时钟CLK_d。
[0055] 占空比校正操作执行部320产生在时钟CLK的上升沿与延迟时钟CLK_d的上升沿之间具有上升沿的占空比校正时钟CLK_dcc，并产生在时钟CLK的下降沿与延迟时钟CLK_d的下降沿之间具有下降沿的占空比校正时钟CLK_dcc。占空比校正操作执行部320以此方式操作以便根据占空比校正码DCC_code<0:4>的码值来确定占空比校正时钟CLK_dcc的高电平持续时间的长度。
[0056] 下面将描述根据占空比校正码DCC_code<0:4>的码值来延长或减少占空比校正时钟CLK_dcc的高电平持续时间的操作。
[0057] 假设图4所示的第一至第十可变单位驱动部件321-2-1至321-2-5和322-2-1至322-2-5的上拉驱动力和下拉驱动力彼此具有相同的配置。
[0058] 首先，将描述将占空比校正时钟CLK_dcc的高电平持续时间延长的操作。假设占空比校正码DCC_code<0:4>的码值为‘1，1，1，1，0’。
[0059] 图6是解释根据本发明的实施例的半导体存储装置的占空比校正电路的操作的时序图。图6A示出了时钟CLK和延迟时钟CLK_d。存在四个时间段，即：时间段a，在时间段a中时钟具有高电平而延迟时钟CLK_d具有低电平；时间段b，在时间段b中时钟CLK和延迟时钟CLK_d都具有高电平；时间段c，在时间段c中时钟CLK具有低电平而延迟时钟CLK_d具有高电平；以及时间段d，在时间段d中时钟CLK和延迟时钟CLK_d都具有低电平。
[0060] 参见图4，在时间段a中，接收时钟CLK和码值为‘1，1，1，1，0’的占空比校正码DCC_code<0:4>的第一公共节点驱动级321经由四个可变单位驱动部件将公共节点common_node下拉，而第二公共节点驱动级322经由一个可变单位驱动部件将公共节点common_node上拉。因此，公共节点common_node的电压电平在与时钟CLK的上升沿靠近的时刻被降低。
[0061] 在时间段b中，第一公共节点驱动级321的四个可变单位驱动部件和第二公共节点驱动级322的四个可变单位驱动部件将公共节点common_node下拉。因此，公共节点common_node的电压电平保持降低。
[0062] 在时间段c中，第一公共节点驱动级321的一个可变单位驱动部件将公共节点common_node上拉，而第二公共节点驱动级322的四个可变单位驱动部件将公共节点common_node下拉。因此，公共节点common_node的降低了的电压电平一直被保持到与延迟时钟CLK_d的下降沿靠近的时刻为止。
[0063] 在时间段d中，第一公共节点驱动级321的一个可变单位驱动部件和第二公共节点驱动部件322的一个可变单位驱动部件将公共节点common_node上拉。
[0064] 即，公共节点common_node的电压电平在与时钟CLK的上升沿靠近的时刻被降低，且在与延迟时钟CLK_d的下降沿靠近的时刻被升高。
[0065] 由于驱动器323将公共节点common_node的电压电平反相并驱动公共节点common_node的电压电平，并输出占空比校正时钟CLK_dcc，因此占空比校正的时钟CLK_dcc具有处在时钟CLK的上升沿与延迟时钟CLK_d的上升沿之间的靠近时钟CLK的上升沿的上升沿、和处在时钟CLK的下降沿与延迟时钟CLK_d的下降沿之间的靠近延迟时钟CLK_d的下降沿的下降沿。结果，占空比校正时钟CLK_dcc具有比时钟CLK的高电平持续时间延长的高电平持续时间。
[0066] 接下来，将描述将占空比校正时钟CLK_dcc的高电平持续时间减少的操作。假设占空比校正码DCC_code<0:4>的码值为‘0，0，0，0，1’。
[0067] 图6B示出了时钟CLK和延迟时钟CLK_d。存在四个时间段，即：时间段e，在时间段e中时钟具有高电平而延迟时钟CLK_d具有低电平；时间段f，在时间段f中时钟CLK和延迟时钟CLK_d都具有高电平；时间段g，在时间段g中时钟CLK具有低电平而延迟时钟CLK_d具有高电平；以及时间段h，在时间段h中时钟CLK和延迟时钟CLK_d都具有低电平。
[0068] 在时间段e中，第一公共节点驱动级321的一个可变单位驱动部件执行下拉操作，而第二公共节点驱动状态322的四个可变单位驱动部件执行上拉操作。公共节点common_node的电压电平保持高电平直到与延迟时钟CLK_d的上升沿靠近的时刻为止。
[0069] 在时间段f中，第一公共节点驱动级321的一个可变单位驱动部件和第二公共节点驱动级322的一个可变单位驱动部件执行下拉操作。公共节点common_node的电压电平在与延迟时钟CLK_d的上升沿靠近的时刻被降低。
[0070] 在时间段g中，第一公共节点驱动级321的四个可变单位驱动部件执行上拉操作，而第二公共节点驱动级322的一个可变单位驱动部件执行下拉操作。因此，公共节点common_node的电压电平在与时钟CLK的下降沿靠近的时刻被升高。
[0071] 在时间段h中，第一公共节点驱动级321的四个可变单位驱动部件执行上拉操作，而第二公共节点驱动级322的四个可变单位驱动部件执行上拉操作。因此，公共节点common_node的升高了的电压电平被维持。
[0072] 由于驱动器323将公共节点common_node的电压电平反相并驱动公共节点common_node的电压电平，并输出占空比校正时钟CLK_dcc，因此占空比校正时钟CLK_dcc具有处在时钟CLK的上升沿与延迟时钟CLK_d的上升沿之间的靠近延迟时钟CLK_d的上升沿的上升沿、以及处在时钟CLK的下降沿与延迟时钟CLK_d的下降沿之间的靠近时钟CLK的下降沿的下降沿。结果，占空比校正时钟CLK_dcc具有比时钟CLK的高电平持续时间减少的高电平持续时间。
[0073] 由于第一公共节点驱动级321和第二公共节点驱动级322构成用于确定公共节点common_node的电压电平的电路，因此第一公共节点驱动级321和第二公共节点驱动级322可以共同被称为公共节点电压确定部。
[0074] 由上面的描述可以了解到，根据本发明的实施例的半导体存储装置的占空比校正电路被配置为相应地基于时钟的电平和通过将时钟进行延迟而获得的延迟时钟的电平，来传送上拉驱动力和下拉驱动力至公共节点，并能够基于占空比校正码来改变传送至公共节点的上拉驱动力和下拉驱动力的大小。因此，占空比已被校正的时钟即占空比校正时钟的上升沿出现在时钟的上升沿与延迟时钟的上升沿之间，而占空比校正时钟的下降沿出现在时钟的下降沿与延迟时钟的下降沿之间。此外，基于占空比校正码，占空比校正时钟的上升沿可以靠近时钟的上升沿或延迟时钟的上升沿而出现，而占空比校正时钟的下降沿可以靠近时钟的下降沿或延迟时钟的下降沿而出现。
[0075] 因此，在根据本发明的实施例的半导体存储装置的占空比校正电路中，占空比校正范围可以设定为处于时钟与延迟时钟的
相位差之内，即处于将时钟延迟以产生延迟时钟所用的延迟时间之内，且占空比校正时钟的高电平持续时间可以根据作为数字码的占空比校正码的码值的增加或减少来增加和减少。
[0076] 因此，在根据本发明的实施例的半导体存储装置的占空比校正电路中，能够经由数字操作来实现高频时钟的稳定的占空比校正操作，降低了占空比校正的功耗，并可以提高面积效率。
[0077] 虽然上面已经描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的半导体存储装置的占空比校正电路不应当基于所描述的实施例来限定。确切地说，本文描述的半导体存储装置的占空比校正电路应当仅仅根据所附
权利要求书并与上面的描述和附图相结合来限定。
