堆叠式封装件与其制造方法
阅读：986发布：2023-02-25
专利汇可以提供堆叠式封装件与其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种堆叠式封装件与其制造方法，所述堆叠式封装件包括 基板 、堆叠结构以及至少一导电带。堆叠结构位于基板上，堆叠结构具有一顶面以及多面 侧壁 ，且堆叠结构包括多个导电图案层，其中侧壁裸露出导电图案层。导电带配置于侧壁上，而且导电带与其中一些导电图案层电性连接。本发明的堆叠式封装件所具有的导电带可以电性连接不同的 半导体 元件。，下面是堆叠式封装件与其制造方法专利的具体信息内容。
1.一种堆叠式封装件，其特征在于，该堆叠式封装件包括：
基板；
堆叠结构，位于该基板上，该堆叠结构具有顶面以及多面侧壁，且该堆叠结构包括多层导电图案层，所述多面侧壁裸露出所述多层导电图案层；以及
至少一导电带，配置于至少一所述侧壁上，所述至少一导电带与至少两层所述导电图案层电性连接。
2.如权利要求1所述的堆叠式封装件，其特征在于，该堆叠结构还包括多个半导体元件，所述多个半导体元件彼此层叠并列，且其中一层所述导电图案层位于相邻两个所述半导体元件之间，所述至少一导电带电性连接其中两个所述半导体元件。
3.如权利要求2所述的堆叠式封装件，其特征在于，该半导体元件为晶片。
4.如权利要求2所述的堆叠式封装件，其特征在于，该半导体元件为封装模块。
5.如权利要求1所述的堆叠式封装件，其特征在于，该导电图案层为重新布线层。
6.如权利要求2所述的堆叠式封装件，其特征在于，该堆叠结构还包括多个绝缘层，每一个所述绝缘层位于其中相邻两个所述半导体元件之间。
7.如权利要求1所述的堆叠式封装件，其特征在于，该堆叠结构还包括模封层，该模封层覆盖该堆叠结构与该导电带且配置于该基板上。
8.如权利要求7所述的堆叠式封装件，其特征在于，该堆叠结构包括导电层，该导电层覆盖该模封层。
9.一种堆叠式封装件的制造方法，其特征在于，该堆叠式封装件的制造方法包括：
形成堆叠结构于一基板上，该堆叠结构具有顶面以及多面侧壁，且该堆叠结构包括多个导电图案层，所述多面侧壁裸露出所述多个导电图案层；以及
将该堆叠结构进行图案化处理，据以形成至少一导电带，所述至少一导电带位于所述多面侧壁上并且连接其中至少两层所述导电图案层。
10.如权利要求9所述的堆叠式封装件的制造方法，其特征在于，形成该堆叠结构于该基板上的步骤包括：
提供多个半导体元件，每一所述半导体元件具有第一表面以及相对该第一表面的第二表面；
重新布线所述多个半导体元件，以于每一所述第一表面上形成一层该导电图案层；
在每一所述第一表面上形成保护层，所述多个保护层覆盖所述多个导电图案层；以及叠合所述多个半导体元件，而其中一所述半导体元件的该第一表面位于另一所述半导体元件的第二表面下，而每一所述保护层位于相邻的两个所述半导体元件之间。
11.如权利要求9所述的堆叠式封装件的制造方法，其特征在于，将该堆叠结构进行图案化处理的步骤包括：
覆盖遮罩于该堆叠结构上；
沉积导电材料于该遮罩上；以及
移除该遮罩。
12.如权利要求11所述的堆叠式封装件的制造方法，其特征在于，该遮罩具有多个开口，所述多个开口用以裸露出位于该顶面及该侧壁的部分所述多个导电图案层。
13.如权利要求9所述的堆叠式封装件的制造方法，其特征在于，该堆叠式封装件的制造方法还包括：
形成模封层，该模封层覆盖于该堆叠结构与该导电带。
14.如权利要求13所述的堆叠式封装件的制造方法，其特征在于，该堆叠式封装件的制造方法还包括：
形成导电层覆盖于该模封层上。
堆叠式封装件与其制造方法
技术领域
[0001] 本发明涉及一种堆叠式封装件与其制造方法，且特别涉及具有导电线路的堆叠式封装件与其制造方法。
背景技术
[0002] 目前的半导体元件堆叠式封装件的结构包括晶片堆叠结构(Die Stacking)以及封装式堆叠结构(Package Stacking)，为提高整体半导体元件的线路密度以及减少封装的体积，通常半导体元件堆叠式封装件采用三维垂直堆叠（Vertically Integrated Circuits，VIC）的结合方式进行整合。
[0003] 关于现有的三维垂直堆叠的结合方式，常见的晶元堆叠结构是使用硅穿孔(Through Silicon Via，TSV)半导体工艺技术，在各晶粒或是晶片上制作贯孔（via），再将导电材料填入贯孔中以形成内部垂直导电线路，最后再将晶圆加以堆叠以及结合（bonding）。另外，封装式堆叠(Package Stacking)中，通常采用锡球或是锡柱作为各层电路板之间的内部导电线路，而每层电路板皆配置有多个电子元件，接着再进行封胶据以制成封装结构。
[0004] 一般而言，在导通堆叠式封装件中，各层的半导体元件的导电线路皆位于堆叠式封装件的内部。随着堆叠式封装件的轻薄化，导电线路的设计也越趋密集化以及复杂化，因此使得堆叠式封装件的封装结构与制造方法趋于繁复，而制造难度也提高。
发明内容
[0005] 本发明的目的是提供一种堆叠式封装件及堆叠式封装件的制造方法，堆叠式封装件所具有的导电带可以电性连接不同的半导体元件。
[0006] 为实现上述目的，本发明实施例提供一种堆叠式封装件，所述堆叠式封装件包括基板、堆叠结构以及至少一导电带。堆叠结构位于基板上，堆叠结构具有一顶面以及多面侧壁，且堆叠结构包括多个导电图案层，其中侧壁裸露出导电图案层。导电带配置于侧壁上，而且导电带与其中至少两层导电图案层电性连接。
[0007] 在本发明一实施例中，该堆叠结构还包括多个半导体元件，所述多个半导体元件彼此层叠并列，且其中一层所述导电图案层位于相邻两个所述半导体元件之间，所述至少一导电带电性连接其中两个所述半导体元件。
[0008] 在本发明一实施例中，该半导体元件为晶片。
[0009] 在本发明一实施例中，该半导体元件为封装模块。
[0010] 在本发明一实施例中，该导电图案层为重新布线层。
[0011] 在本发明一实施例中，该堆叠结构还包括多个绝缘层，每一个所述绝缘层位于其中相邻两个所述半导体元件之间。
[0012] 在本发明一实施例中，该堆叠结构还包括模封层，该模封层覆盖该堆叠结构与该导电带且配置于该基板上。
[0013] 在本发明一实施例中，该堆叠结构包括导电层，该导电层覆盖该模封层。
[0014] 本发明实施例提供一种堆叠式封装件的制造方法，用以改进现有对于堆叠式封装件的电性连接的工艺。
[0015] 本发明实施例提供一种堆叠式封装件的制造方法，所述堆叠式封装件的制造方法包括形成堆叠结构于基板上，所述堆叠结构具有一顶面以及多面侧壁，且堆叠结构包括多个导电图案层，其中侧壁裸露出导电图案层。将堆叠结构进行图案化处理，据以形成至少一导电带，其中导电带位于侧壁上并且连接其中至少两层导电图案层。
[0016] 在本发明一实施例中，形成该堆叠结构于该基板上的步骤包括：
[0017] 提供多个半导体元件，每一所述半导体元件具有第一表面以及相对该第一表面的第二表面；重新布线所述多个半导体元件，以于每一所述第一表面上形成一层该导电图案层；在每一所述第一表面上形成保护层，所述多个保护层覆盖所述多个导电图案层；以及叠合所述多个半导体元件，而其中一所述半导体元件的该第一表面位于另一所述半导体元件的第二表面下，而每一所述保护层位于相邻的两个所述半导体元件之间。
[0018] 在本发明一实施例中，将该堆叠结构进行图案化处理的步骤包括：覆盖遮罩于该堆叠结构上；沉积导电材料于该遮罩上；以及移除该遮罩。
[0019] 在本发明一实施例中，该遮罩具有多个开口，所述多个开口用以裸露出位于该顶面及该侧壁的部分所述多个导电图案层。
[0020] 在本发明一实施例中，该堆叠式封装件的制造方法还包括：形成模封层，该模封层覆盖于该堆叠结构与该导电带。
[0021] 在本发明一实施例中，该堆叠式封装件的制造方法还包括：形成导电层覆盖于该模封层上。
[0022] 综上所述，所述堆叠式封装件具有导电带，通过导电带的长度、数量以及分布位置的变化，使得导电带能作为堆叠结构的电性连结，进而简化封装结构以及其制造方法。由于导电带配置于堆叠结构的侧壁上，并且连接于侧壁所裸露出的至少两层导电图案层，因此半导体元件彼此之间得以通过导电带而电性连接，而可以简化封装的工艺结构。
附图说明
[0024] 图1A是本发明实施例的堆叠式封装件的俯视示意图。
[0025] 图1B是图1A中沿线P-P剖面所绘示的剖面示意图。
[0026] 图2A~图2E是图1B中的堆叠式封装件的制造方法于各步骤所形成的半成品的示意图
[0027] 其中，附图标记说明如下：
[0028] 100堆叠式封装件
[0029] 110基板
[0030] 120堆叠结构
[0031] 122顶面
[0032] 124侧壁
[0033] 126导电图案层
[0034] 127绝缘层
[0035] 128a、128b、128c、128d半导体元件
[0036] 130导电带
[0037] 140模封层
[0038] 150导电层
[0039] 160遮罩
[0040] 162开口
[0041] P1第一图案层
[0042] P2第二图案层
[0043] S1第一表面
[0044] S2第二表面
具体实施方式
[0045] 在附图中展示一些例示性实施例，而在下文将参阅附图以更充分地描述各种例示性实施例。值得说明的是，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。具体来说，提供诸等例示性实施例使得本发明将为详尽且完整，且将向本领域普通技术人员充分传达本发明概念的范畴。在每一附图中，可为了清楚明确而夸示层及区的大小及相对大小，而且类似数字指示类似元件。
[0046] 虽然本文中可能使用术语第一、第二、第三等来描述各种元件，但此等元件不应受此等术语限制。此等术语乃用以区分一元件与另一元件，因此，下文论述的第一元件可称为第二元件而不偏离本发明概念的教示。另外，本文中可能使用术语“及/或”，此乃指示包括相关联的列出项目中的任一者及一或多者的所有组合。
[0047] 本发明的堆叠式封装件可以是一种应用于半导体元件的封装结构。堆叠式封装件以侧壁上的导电带作为半导体元件之间的电性连结，以简化封装的工艺结构以及方法流程。本发明的堆叠式封装件包括多种实施例，而本发明其中一实施例的堆叠式封装件的堆叠结构可以是多个晶片或多个电路板组件呈现立体堆叠排列。以下将配合图1A至图2来说明上述堆叠式封装件。
[0048] 图1A为本发明实施例的堆叠式封装件的俯视示意图，图1B是图1A中沿线P-P剖面所绘示的剖面示意图。请参阅图1A与图1B，堆叠式封装件100包括基板110、堆叠结构120以及导电带130。堆叠结构120配置于基板110上方，导电带130配置于堆叠结构120的侧壁124，通过导电带130的分布，堆叠结构120中不同层的半导体元件128之间得以电性连接。
[0049] 堆叠结构120配置于基板110上，于实务上，基板110可用来作为电路及电子元件所配置的载体，亦即尚未配置晶片/电子元件的晶片载板或是电路基板。基板110上配置有接垫（Pad）及线路（trace），而基板110的材料通常是环氧树脂（Epoxy resin）、氰脂树脂核心薄板（Cyanate ester core,CE core）、或者是双顺丁稀二酸酰亚胺核心薄板（Bismaleimide core,BMI core）等材料。不过，本发明并不限定基板110的材料。
[0050] 堆叠结构120具有一面顶面122以及多面侧壁124。每一面侧壁124皆与顶面122连接且围绕于顶面122周围。此外，于此实施例中，侧壁124的数量是四面，不过，本发明并不限定侧壁的数量。
[0051] 堆叠结构120包括多个导电图案层126以及多个半导体元件128a、128b、128c及128d。导电图案层126位于半导体元件128a、128b、128c及128d上，而半导体元件128a、
128b、128c及128d彼此层叠排列。详细来说，半导体元件128a、128b、128c及128d皆具有第一表面S1以及相对第一表面S1的第二表面S2，而每一导电图案层126分别配置于每一半导体元件128的第一表面S1上以形成电路层。第一表面S1位于另一个的半导体元件128的第二表面S2下方，举例而言，半导体元件128b的第一表面S1位于半导体元件128a的第二表面的下方。不过，导电图案层126亦可以配置于第一表面S1及/或第二表面S2上，本发明并不以此为限。
128b、128c及128d彼此层叠排列。详细来说，半导体元件128a、128b、128c及128d皆具有第一表面S1以及相对第一表面S1的第二表面S2，而每一导电图案层126分别配置于每一半导体元件128的第一表面S1上以形成电路层。第一表面S1位于另一个的半导体元件128的第二表面S2下方，举例而言，半导体元件128b的第一表面S1位于半导体元件128a的第二表面的下方。不过，导电图案层126亦可以配置于第一表面S1及/或第二表面S2上，本发明并不以此为限。
[0052] 值得注意的是，导电图案层126为重新布线层（redistribution layer，RDL），用以使配置于半导体元件128的线路得以重新配置于半导体元件128的边缘。导电图案层126包括第一图案层P1以及第二图案层P2，第一图案层P1为接垫（Pad），第二图案层P2为线路（trace），其中第二图案层P2与第一图案层P1相连。据此，电信号可经由导电图案层
126输入至半导体元件128，以及从半导体元件128输出。
126输入至半导体元件128，以及从半导体元件128输出。
[0053] 另外，于本实施例中，半导体元件128可以包括各种类型，亦即这些半导体元件128的种类可以不需完全相同。多个半导体元件128可以是不同的电子元件，例如是晶片、电容、电感或者是电路板组件（circuit board assembly）等。半导体元件128的种类可以彼此不相同，而图1B以半导体元件128a、128b、128c及128d表示。不过，本发明并不对半导体元件128的数量以及种类加以限定。
[0054] 堆叠结构120包括多个绝缘层127，每一绝缘层127皆配置于相邻两个半导体元件128之间。绝缘层127用以避免导电图案层126之间产生不必要的电性连接或是短路等情形，而且绝缘层127也可用以保护与接合这些半导体元件128。绝缘层127配置于各半导体元件128之间，使堆叠结构120的外观得以呈现立体层叠样貌。堆叠结构120的顶面122上配置有导电图案层126，而每面侧壁124皆裸露出位于这些半导体元件128之间的导电图案层126。
[0055] 值得说明的是，绝缘层127可以是粘晶胶，用以接合各晶片，例如是薄膜型粘晶胶层（Die Attach Film，DAF）、银胶等。此外，绝缘层127也可以是可以由具粘性的预浸材料层（Preimpregnated Material）来形成，其中预浸材料层例如是玻璃纤维预浸材(Glass fiber prepreg)、碳纤维预浸材(Carbon fiber prepreg)或环氧树脂(Epoxy resin)等材料，用以接合各封装模块。
[0056] 导电带130配置于侧壁124上，且导电带130与侧壁124所裸露出的至少相邻两层导电图案层126相连接，进而半导体元件128彼此之间得以通过导电带130而电性连接。不过，于其他实施例中，为了不同的电性连接考量，导电带130也可以配置于顶面122及基板110上。举例来说，半导体元件128a为一电路板组件，其上具有多个元件，而导电带130可以配置在这些元件上，以电性连接所述多个元件。
[0057] 为了适应不同的电性连接设计的堆叠式封装件，可以依产品需求而自行设计导电带130的长度、数量以及分布位置。以图1B为例，在所有导电带130中，有的导电带130可以是由半导体元件128a的导电图案层126延伸至基板110的接垫及线路，因此半导体元件128a得以与基板110电性连接。有的导电带130也可以是由半导体元件128b的导电图案层126延伸至半导体元件128c的导电图案层126，因此半导体元件128b得以与半导体元件
128c电性连接。不过，本发明并不对导电带的形状、数量以及分布位置加以限定。
128c电性连接。不过，本发明并不对导电带的形状、数量以及分布位置加以限定。
[0058] 堆叠式封装件100可以更包括模封层140，模封层140覆盖堆叠结构120与导电带130，且模封层140亦覆盖于基板110上。一般而言，模封层140为封胶体，用以包覆堆叠结构120，减少堆叠结构120受到外力、湿气或温度的不良影响或受到其他物质的侵蚀。模封层140可以是高分子材料，例如是环氧模封化合物（Epoxy Molding Compound，EMC）、聚酰亚胺（Polyimide，PI）、酚醛树脂（Phenolics）或是硅树脂（Silicones）等，以转移成形方式(transfermolding)覆盖于堆叠结构120之上。此外，模封层140也可以是陶瓷材料。不过，本发明并不对模封层的材料加以限定。
[0059] 另外，依据各堆叠式封装件的产品需求，堆叠式封装件100可以更包括导电层150，导电层150覆盖于模封层140之上。导电层150作为电磁遮蔽(Electromagnetic Interference，EMI)层，用以降低电磁干扰效应与射频干扰效应。导电层150可以是金属材料，例如是铜、铝或是银化镍等材料。导电层150也可以是导电高分子材料，例如，聚苯胺(Polyaniline，PAn)、聚砒咯（Polypyrrole，PYy）或是聚赛吩（Polythiophene，PTh）等材料。不过，本发明并不限定导电层150的材料。
[0060] 图2A~图2E分别是本发明实施例的堆叠式封装件的制造方法于各步骤所形成的半成品的示意图。接着，请依序配合图2A~图2E来参阅。
[0061] 首先，提供基板110，并于基板110上配置一堆叠结构120。请参阅图2A，具体来说，提供半导体元件128d，而半导体元件128d具有第一表面S1以及相对第一表面S1的第二表面S2。将半导体元件128d配置于基板110上并与基板110电性连接。
[0062] 详细而言，先通过重新布线半导体元件128a、128b、128c及128d，以改变原先所制作的设计半导体元件128a、128b、128c及128d的线路(trace)及接垫(pad)。详细而言，首先，先以微影工艺(Photolithography)定义欲重新配置的导电图案，再利用电镀及/或蚀刻制作出导电图案层126，从而使半导体元件128a、128b、128c及128d上的线路得以重新配置于半导体元件128a、128b、128c及128d及其边缘上，以形成导电图案层126。导电图案层126配置于每个半导体元件128a、128b、128c及128d的第一表面S1上。承上述，导电图案层126为一重新布线层，而第一图案层P1为接垫（Pad），第二图案层P2为线路（trace）。
[0063] 其后，可以使用薄膜型粘晶胶层、银胶或者是树脂将其中一半导体元件128d的第二表面S2贴附于基板110上。另外，也可以使用表面接着技术（SMT），于基板110上附着锡膏制作焊锡点，进行元件定位后，接着以回焊(Reflow)的方式使得半导体元件128d电性连接于基板110上。不过，本发明并不对半导体元件128d的黏附方式加以限定。
[0064] 请参阅图2B，将多个绝缘层127粘附于各半导体元件128之间，绝缘层127配置于其中一半导体元件128的第一表面S1上，并且附着于另一半导体元件128的第二表面S2，以叠合每个半导体元件128，进而形成堆叠结构120。详细而言，在黏附绝缘层127的过程中，首先，将绝缘层127配置在半导体元件128d之上，其中半导体元件128d上配置有导电图案层126，再将半导体元件128c配置于位于半导体元件128d上的绝缘层127之上，而后再于半导体元件128c上配置绝缘层127。依此形式，将半导体元件128a、128b、128c及128d皆配置于基板110上。接着，进行压合的流程，以使得将半导体元件128粘合在一起，并且形成堆叠结构120。值得注意的是，绝缘层127也可以是粘晶胶，且本发明并不限定形成堆叠结构120的方法。
[0065] 接着，请参阅图2C，将遮罩160覆盖于堆叠结构120上。遮罩160具有多个开口162，而开口162可设置于遮罩160的顶面以及侧面。开口162用以裸露出位于顶面122及侧壁124的导电图案层126。值得说明的是，这些开口162的形状通常为长条状，而且可以依据不同的电性连接考量而自行设计开口162的长度、数量以及分布位置，从而能够将所欲裸露的导电图案层126的位置露出。举例而言，开口162可以是由遮罩160的顶面延伸至基板110的位置，从而裸露出堆叠结构120的侧壁124的导电图案层126以及基板110的接垫，或者遮罩160的顶面可以不设有任何开口162，而仅于遮罩的侧面形成开口162。不过，本发明并不对开口162的设计加以限定。
[0066] 随后，形成一导电材料于遮罩160上，而此导电材料不仅附着于遮罩160的外表面，也会通过开口162的形状而附着于堆叠结构120上，据以形成导电带130。详细而言，通过喷涂(Spraying)、溅镀（Sputtering）、离子镀（IonPlating）或者是蒸镀（Evaporation Deposition）等工艺，将导电材料沉积于遮罩160上。
[0067] 请参阅图2D，取下遮罩160，即可于堆叠结构120的顶面122以及侧壁124上形成导电带130。值得注意的是，导电带130的厚度可依照沉积导电材料的时间长短来进行控制。另外，导电带130的材料为金属，例如是铝、铜或银等。然而，本发明并不限定导电带130的镀膜方法以及材料。经由上述步骤，堆叠式封装件基本上已形成。
[0068] 请参阅图2E，形成模封层140，其覆盖于堆叠结构120、导电带130与基板110之上。模封层140的材料选择需考虑热膨胀系數，以降低于基板110发生翘曲变形的情形。模封层140可以是高分子材料，例如是环氧模封化合物（Epoxy Molding Compound，EMC）、聚酰亚胺（Polyimide，PI）、酚醛树脂（Phenolics）或是硅树脂（Silicones）等，而模封层140可利用转移成形方式（transfer molding）制作。详细而言，先将堆叠式封装件置入模穴中，将欲填充的高分子材料在预热箱加热软化后，接着利用加压传送的方式使融熔态的高分子材料进入浇道（runner）以及模穴，经冷却熟化及折胶后模封层140即覆盖于堆叠结构120之上。此外，模封层140也可以是陶瓷材料，经烧结之后形成模封层140。不过，本发明并不对模封层140的材料以及制作方式加以限定。
[0069] 请再次参阅图1B，导电层150形成于模封层140上。导电层150可以是金属材料，并且可用喷涂(spraying)或溅镀(sputtering)方式制作于模封层140上。此外，导电层150也可以是导电高分子材料。不过，导电层150的材料以及制作方式仅为说明，并非限定本发明。
[0070] 综上所述，本发明实施例提供一种具有导电带的堆叠式封装件，通过导电带的长度、数量以及分布位置的变化，使得导电带能作为堆叠结构的电性连结，进而简化封装结构以及制造方法。由于导电带配置于堆叠结构的侧壁上，并且连结与其中一些侧壁所裸露出的导电图案层，因此半导体元件彼此之间得以通过导电带而电性连接，而可以简化封装的工艺结构。
[0071] 除此之外，本发明实施例提供堆叠式封装件的形成方法，通过覆盖一具有开口的遮罩于堆叠结构上，再沉积一导电材料于所述遮罩上，而导电材料得以通过开口而形成导电带于堆叠结构上，因此，可以简化封装的方法流程。
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