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半导体结构的形成方法

阅读：1039发布：2020-06-14

专利汇可以提供半导体结构的形成方法专利检索，专利查询，专利分析的服务。并且本公开提供半导体结构的形成方法。本公开提供多层内连线系统中的金属间介电层，其采用的低介电常数的介电材料与其化学与物理特性的形成方法。此处所述的沉积技术包括等离子体辅助化学气相沉积、等离子体辅助原子层沉积、与原子层沉积工艺，其前驱物如四乙氧基硅烷及二乙氧基甲基硅烷可提供必要的氧原子，而可不采用氧气作为反应物之一。所述的沉积技术可还包含采用氧气的等离子体辅助化学气相沉积、等离子体辅助原子层沉积、与原子层沉积，其采用的前驱物可含有埋置的硅-氧-硅键如(CH3O)3-Si-O-Si-(CH3O)3或(CH3)3-Si-O-Si-(CH3)3。，下面是半导体结构的形成方法专利的具体信息内容。

权利要求

1.一种半导体结构的形成方法，包括：
形成一导电单元于一基板上的一介电层中；
沉积一介电材料于该导电单元上，且沉积该介电材料的步骤包括：
将该基板置入一工艺腔室；
将一第一前驱物导入该工艺腔室，且该第一前驱物包括硅原子与氧原子；以及将一第二前驱物导入该工艺腔室，以反应形成该介电材料，该第二前驱物包括碳氢化合物，其中沉积该介电材料的步骤不含气态氧；
移除该介电材料的一部分，以露出该导电单元；以及
形成一接点穿过该介电材料至该导电单元。

说明书全文

半导体结构的形成方法

技术领域

[0001] 本公开实施例关于内连线结构，更特别关于金属间介电层的组成与其形成方法。

背景技术

[0002] 半导体产业持续创新半导体技术，比如减少结构(如线路、空间、与孔洞)的最小尺寸的多重图案化、三维晶体管(如鳍状场效晶体管)、更多内连线层、与埋置于半导体基板上堆叠的内连线系统中的电子构件，以增加集成电路中的电子构件(如晶体管、二极管、电阻、电容、或类似物)与内连线结构(如接点、通孔、线路、接合垫、或类似物)的密度。缩小尺寸可增加电子构件的固有速度，且可由任何给定的成本实施较高的集成电路功能。然而缩小尺寸通常具有新挑战如隔离、漏电流、可信度、寄生串联电阻、与寄生耦合电阻。发明内容

[0003] 本公开一实施例提供的半导体结构的形成方法，包括：形成导电单元于基板上的介电层中；沉积介电材料于导电单元上，且沉积介电材料的步骤包括：将基板置入工艺腔室；将第一前驱物导入工艺腔室，且第一前驱物包括硅原子与氧原子；以及将第二前驱物导入工艺腔室，以反应形成介电材料，第二前驱物包括碳氢化合物，其中沉积介电材料的步骤不含气态氧；移除介电材料的一部分，以露出导电单元；以及形成接点穿过介电材料至导电单元。

[0004] 本公开一实施例提供的半导体装置的形成方法，包括：形成介电材料于基板上的导电单元上，且形成介电材料的步骤包括：将基板置入工艺腔室；将气态氧导入工艺腔室；将第一前驱物导入工艺腔室，且第一前驱物包括埋置的硅-氧-硅键；以及将第二前驱物导入工艺腔室，且第二前驱物包括碳氢化合物；以及形成接点穿过介电材料至导电单元。

[0005] 本公开一实施例提供的半导体装置的形成方法，包括：形成介电材料于基板上的导电单元上，其中介电材料为氧化硅的衍生物，其中形成介电材料的步骤包括将基板置入工艺腔室并进行原子层沉积工艺，且进行原子层沉积工艺的步骤包括：进行一或多个反应循环，且反应循环包括进行连续的三对交替的反应脉冲与净化脉冲，且连续的三对交替的反应脉冲与净化脉冲包括：在第一反应脉冲时将第一前驱物导入工艺腔室，且第一前驱物包括气态氧；在完成第一反应脉冲之后，在第一净化脉冲时导入第一净化气体；在完成第一净化脉冲之后，在第二反应脉冲时将第二前驱物导入工艺腔室，且第二前驱物包括埋置的硅-氧-硅键；在完成第二反应脉冲之后，在第二净化脉冲时导入第二净化气体；在完成第二净化脉冲之后，在第三反应脉冲时将第三前驱物导入工艺腔室，且第三前驱物包括碳氢化合物；以及在完成第三反应脉冲之后，在第三净化脉冲时导入第三净化气体；以及在形成介电材料的步骤完成之后，形成接点穿过介电材料至导电单元。附图说明

[0006] 图1A是一些实施例中，集成电路的多层内连线结构与半导体基板的剖视图。

[0007] 图1B与1C是一些实施例中，鳍状场效晶体管的三维图。

[0008] 图2至6是一些实施例中，内连线层于多种中间制作阶段的剖视图。

[0009] 图7至11是一些实施例中，内连线层于多种中间制作阶段的剖视图。

[0010] 图12与13是一些实施例中，集成电路的多层内连线结构与半导体基板的剖视图。

[0011] 图14显示一些实施例中，金属间介电层中的硅-甲基键含量，对正规化的线路间电容与密集排列的金属线路的电导(1/电阻)特性的相对关系所造成的影响。

[0012] 其中，附图标记说明如下：

[0013] A-A’ 轴

[0014] b、c、d、g 尺寸

[0015] 10、102 层间介电层

[0016] 11 接点蚀刻停止层

[0017] 20 第零金属间介电层

[0018] 21、111、211 蚀刻停止层

[0019] 50 基板

[0020] 54 源极/漏极区

[0021] 54' 区域

[0022] 58 鳍状物

[0023] 60 鳍状场效晶体管

[0024] 62 浅沟槽隔离区

[0025] 64 栅极

[0026] 66 栅极介电层

[0027] 68 栅极结构

[0028] 72 间隔物

[0029] 73、74 接点

[0030] 76 第一层间介电层

[0031] 78 第二层间介电层

[0032] 81、1101 第一牺牲硬掩模层

[0033] 82、113 扩散阻挡层

[0034] 83、1103 第二牺牲硬掩模层

[0035] 84、115 导电填充层

[0036] 85、87 开口

[0037] 86 基体第零金属间介电层

[0038] 88 第零金属层的导电线路

[0039] 100 第一金属间介电层

[0040] 104 第一通孔

[0041] 108 第一金属层的导电线路

[0042] 110 基体第一金属间介电层

[0043] 200 第二金属间介电层

[0044] 204 第二通孔

[0045] 208 第二金属层的导电线路

[0046] 210 基体第二金属间介电层

[0047] 1107 沟槽

[0048] 1109 孔洞

具体实施方式

[0049] 下述内容提供的不同实施例或实例可实施本公开的不同结构。下述特定构件与排列的实施例用以简化本公开内容而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。另一方面，本公开的多个实例可重复采用相同附图标记以求简洁，但多种实施例和/或设置中具有相同附图标记的元件并不必然具有相同的对应关系。

[0050] 此外，本公开实施例的结构形成于另一结构上、连接至另一结构、和/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间。此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。

[0051] 本公开实施例说明形成多层内连线系统中的层间介电层与金属间介电层所用的低介电常数绝缘层，且含有导电线路、接点、与通孔的多层内连线系统用于使电子装置内连线并输送集成电路中的电能与电子讯号，如电路设计所规范。图1A显示埋置于半导体基板上的介电层中的导电内连线结构，而半导体基板上可形成鳍状场效晶体管60(见图1A的右侧)。导电单元(如接点74)电性连接至源极/漏极区54。接点73电性连接至栅极64。图1A的左侧的栅极64可连接至未图示于图1A的剖视图中的电子装置，比如鳍状场效晶体管、金属氧化物半导体电容、金属-绝缘层-金属电容、电阻、或类似物。接点73与74可垂直延伸穿过一或多个介电层(如第一层间介电层76与第二层间介电层78，一起称作层间介电层10)，如下详述。接点73与74连接基板50上的电子装置至垂直的相邻内连线层(称作第零金属层)的导电单元。如图1所示的一些实施例，接点73与74连接至第零金属层的导电线路88。在第零金属层上的垂直相邻内连线层为第一金属层。第一金属层的垂直导电单元称作第一通孔104，可电性连接其下方的第零金属层的导电线路88至其上方的第一金属层的导电线路108。内连线系统的后续较高层称作第二金属层与第三金属层等等，其可堆叠于多层内连线系统中，如图1A的顶部的删节号所示。举例来说，第二金属层的第二通孔204连接其下方的第一金属层的导电线路108至其上方的第二金属层的导电线路208。

[0052] 如图1A所示，第零金属层的导电结构(如第零金属层的导电线路88)埋置于第零金属间介电层20中，第一金属层的导电结构(如第一通孔104与第一金属层的导电线路108)埋置于第一金属间介电层100中，第二金属层的导电结构(如第二通孔204与第二金属层的导电线路208)埋置于第二金属间介电层200中，以此类推。如下详述，金属间介电层可包含蚀刻停止层于个别的金属间介电层的底部。举例来说，图1A显示第零金属间介电层20中的蚀刻停止层21、第一金属间介电层100中的蚀刻停止层111、与第二金属间介电层200中的蚀刻停止层211。每一金属间介电层的基体绝缘层(如基体第零金属间介电层86、基体第一金属间介电层110、与基体第二金属间介电层210)包含的介电材料可称作低介电常数的介电层。在本公开所述的实施例中，低介电常数的介电层通常指的是主要含有硅-氧键的非晶绝缘材料，其介电常数比计量的非晶氧化硅的介电常数(3.9)低。

[0053] 内连线系统的效能指标之一为密集的金属线路的电阻电容的充电/放电时间常数(设计规则所容许的最小间距)，其中电阻(单位长度的电阻)为密集排列的金属线路的正规化串联电阻，而电容(单位长度的电容)为密集排列的金属线路的正规化线路间寄生电容。在紧密排列的长线路上传输高速讯号的可用带宽受限于电容电阻时间常数。举例来说，电阻电容时间常数会限制金属线路的最大密度或最大长度，比如传递集成电路中的高频类比讯号或高资料比率的数位讯号所用的金属线路。较大的电阻电容时间常数在传递高速讯号时会造成讯号过度失真，进而限制集成电路的效能。综上所述，采用低介电常数的介电层形成基体第零金属间介电层86、基体第一金属间介电层110、与基体第二金属间介电层210具有优点，因为线路间电容与横向相邻的线路之间的绝缘材料的介电常数成正比。调整工艺步骤以形成低介电常数的介电层，通常会劣化一些其他材料特性(如介电崩溃电场和/或机械强度)。综上所述，若对电路效能的影响不足以弥补其他介电品质的损失，则特定层中的导电结构之间不包含低介电常数的介电绝缘层。举例来说，图1A所示的内连线系统的层间介电层10不含低介电常数的介电层。

[0054] 虽然本公开实施例的方法在采用多层内连线系统连接电子装置(如鳍状场效晶体管60)的结构中形成低介电常数的介电层，其他实施例可采用类似概念搭配其他多层内连线系统与其他电子装置。

[0055] 图1A所示的基板50可包含基体半导体基板或绝缘层上半导体基板。绝缘层上硅基板包括绝缘层于半导体薄层下，而半导体薄层可为绝缘层上半导体基板的主动层。基体半导体与主动层的半导体材料通常包含结晶硅，但可包含一或多种其他半导体材料如锗、硅锗合金、半导体化合物(砷化镓、砷化铝、砷化铟、氮化镓、氮化铝、或类似物)、上述的合金(砷化铝镓、氮化铝镓、砷化铟镓、或类似物)、半导体氧化物(氧化锌、氧化锡、氧化钛、氧化镓、或类似物)、或上述的组合。半导体材料可掺杂或未掺杂。亦可采用其他基板如多层基板、组成渐变基板、或混合方向基板。

[0056] 图1A所示的鳍状场效晶体管60为三维的金属氧化物半导体场效晶体管结构，其形成于半导体凸起的带状物(如鳍状物58)中。图1B显示鳍状场效晶体管60的三维图。鳍状场效晶体管60包括两个栅极结构68形成于三个鳍状物58的侧壁与上表面上，且每一栅极结构68包括栅极介电层66与栅极64。栅极结构68亦延伸于浅沟槽隔离区62上。浅沟槽隔离区62形成于基板50上，且部分地填入鳍状物58之外的凹陷。间隔物72沿着栅极结构68的两侧壁。
图1B所示的源极/漏极区54系自对准间隔物72的半导体区，其选择性外延生长于鳍状物58上。源极/漏极区54与栅极结构68隔有间隔物72。在图1B所示的例子中，相邻鳍状物58上的外延生长结构合并。图1C所示的例子较佳地显示鳍状物的凸起结构，其跳过外延生长源极/漏极区54所用的工艺步骤。综上所述，图1C中的鳍状场效晶体管60的源极/漏极区为鳍状物
58的区域54’。图1B与1C中的鳍状场效晶体管60包含于第一层间介电层76中。用于形成这些结构的方法将详述如下。图1A的剖面图沿着图1B中的鳍状物58的纵轴，其方向平行于源极/漏极区54之间的电流方向(如轴A-A’所示)。

[0057] 鳍状物58的形成方法，可采用光刻技术以图案化基板。举例来说，可采用间隔物影像转移图案化技术。在此方法中，形成牺牲层于基板上，并采用合适的光刻工艺图案化牺牲层以形成芯。采用自对准工艺沿着芯的侧部形成间隔物。接着以合适的选择性蚀刻工艺移除牺牲层。接着可采用保留的间隔物作为硬掩模，蚀刻沟槽至基板50中以图案化个别的鳍状物58，且蚀刻方法可采用各向异性反应性离子蚀刻。图1A显示单一鳍状物58，但基板50可包含任何数目的鳍状物。

[0058] 沿着鳍状物58的两侧形成浅沟槽隔离区62，如图1A所示。浅沟槽隔离区62的形成方法可为沉积一或多种介电材料(如氧化硅)以完全填入鳍状物周围的沟槽，接着使介电材料的上表面凹陷。浅沟槽隔离区62的介电材料的沉积方法，可采用高密度等离子体化学气相沉积、低压化学气相沉积、次压化学气相沉积、可流动的化学气相沉积、旋转涂布、类似方法、或上述的组合。在沉积之后，可进行退火工艺或固化工艺。在一些例子中，浅沟槽隔离区62可包含衬垫层，比如氧化硅表面所生长的热氧化物衬垫层。举例来说，凹陷工艺可采用平坦化工艺(如化学机械研磨)与之后的选择性蚀刻工艺(如湿蚀刻、干蚀刻、或上述的组合)，而选择性蚀刻工艺可使浅沟槽隔离区62的介电材料上表面凹陷，使鳍状物58的上侧部分自周围的绝缘浅沟槽隔离区62凸起。在一些实施例中，可由平坦化工艺移除形成鳍状物58所用的图案化硬掩模。

[0059] 在一些实施例中，图1A与1B所示的鳍状场效晶体管60的栅极结构68具有高介电常数的介电层与金属栅极的栅极结构，其形成方法可采用置换栅极工艺流程。在置换栅极工艺流程中，高介电常数的介电层与金属栅极的栅极结构68将取代牺牲虚置栅极结构(未图示)。在形成浅沟槽隔离区62之后，可采用合适的沉积技术如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、等离子体辅助原子层沉积、或类似方法依序沉积虚置栅极介电层(如氧化硅、氮化硅、或类似物)与虚置栅极层(如非晶硅、多晶硅、或类似物)，或热氧化半导体基板以形成虚置栅极介电层，或采用上述方法的组合。可由化学机械研磨工艺平坦化虚置栅极材料，之后可采用化学气相沉积、物理气相沉积、等离子体辅助化学气相沉积、原子层沉积、等离子体增强原子层沉积、类似方法、或上述的组合形成硬掩模层(如氮化硅、碳化硅、或类似物)于虚置栅极层上。接着采用合适的光刻技术(如反应性离子蚀刻)，图案化硬掩模并将图案转移至虚置栅极介电层与虚置栅极材料，以形成含有虚置栅极介电层、虚置栅极、与硬掩模的虚置栅极结构。可沿着凸起高于浅沟槽隔离区62的鳍状物58的侧壁与顶部形成虚置栅极结构，且虚置栅极结构可延伸于鳍状物58之间的浅沟槽隔离区62的表面上。

[0060] 在一些实施例中，鳍状场效晶体管60的源极/漏极区54与间隔物72可自对准虚置栅极结构。在图案化虚置栅极结构之后，可形成间隔物72。间隔物介电层的沉积方法可采用任何合适沉积技术如化学气相沉积、原子层沉积、物理气相沉积、类似方法、或上述的组合，且间隔物材料层可包括一或多种介电材料如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似物、或上述的组合。各向异性蚀刻工艺可自虚置栅极结构的顶部移除间隔物介电层，并沿着虚置栅极结构保留间隔物72。虚置栅极结构横向延伸至鳍状物的表面的一部分上(如图1A的右侧所示)，或浅沟槽隔离介电层的表面的一部分上(如图1A的左侧所示)。

[0061] 源极/漏极区54为直接接触半导体的鳍状物58的半导体区。在一些实施例中，源极/漏极区54可包含重掺杂区与较轻掺杂的源极/漏极延伸区(或轻掺杂源极/漏极区)。一般而言，可采用间隔物72分隔重掺杂区与虚置栅极结构。可在形成间隔物72之前形成轻掺杂源极/漏极区，使轻掺杂源极/漏极区延伸于间隔物72下。在一些实施例中，轻掺杂源极/漏极区更延伸至虚置栅极结构下的半导体材料的一部分中。举例来说，轻掺杂源极/漏极区的形成方法，可采用离子注入工艺以注入掺质如砷、磷、硼、铟、或类似物。

[0062] 源极/漏极区54可包含外延生长区。举例来说，在形成轻掺杂源极/漏极区之后可形成间隔物72，接着可形成重掺杂源极/漏极区以自对准间隔物72。重掺杂源极/漏极区的形成方法可为先蚀刻鳍状物以形成凹陷，接着以选择性外延生长工艺沉积结晶的半导体材料于凹陷中。结晶的半导体材料可填入凹陷，且通常延伸超出鳍状物的初始表面以形成隆起的源极/漏极结构，如图1A所示。结晶的半导体材料可为元素(如硅、锗、或类似元素)或合金(如碳化硅、硅锗、或类似物)。选择性外延生长工艺可采用任何合适的外延生长法如气相/固相/液相外延、有机金属化学气相沉积、分子束外延、或类似方法。可将高剂量(介于约1014cm-2至1016cm-2之间)的掺质导入重掺杂的源极/漏极区54中，且掺杂方法可为在选择性外延生长时原位掺杂、在选择性外延程长之后进行离子注入、或上述的组合。

[0063] 在图1A中，沉积第一层间介电层76以填入虚置栅极结构(未图示)之间的空间，并填入自浅沟槽隔离区62凸起的鳍状物58的部分之间的空间。在一些实施例中，在沉积第一层间介电层76之前，可采用合适的沉积技术如化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助化学气相沉积、等离子体辅助原子层沉积、或类似方法沉积接点蚀刻停止层11，且接点蚀刻停止层11的合适介电材料可为氮化硅、碳化硅、类似物、或上述的组合。可进行平坦化工艺如化学机械研磨，自虚置栅极上移除多余的第一层间介电层76与任何残留的硬掩模材料以形成上表面，其中虚置栅极材料的上表面露出并与第一层间介电层76及间隔物72的上表面实质上共平面(在工艺变异内)。在露出虚置栅极结构的上表面之后，可采用一或多道蚀刻技术如湿蚀刻、干蚀刻、或上述的组合移除虚置栅极结构，以产生凹陷于个别的间隔物72之间，且置换栅极结构之后将形成于凹陷中，如下所述。

[0064] 在图1A中，高介电常数的介电层与金属栅极的栅极结构68，包括占据凹陷的栅极介电层66与导电的栅极64。可依序沉积置换的栅极介电层66与置换的导电栅极64，以完全填充凹陷。在一些实施例中，栅极介电层66可包含一或多种介电材料如高介电常数的介电层。高介电常数的介电层的例子包括铪、铝、锆、镧、镁、钡、钛、铅、或上述的组合的氧化物或硅酸盐。栅极介电层66的形成方法可采用任何合适的沉积技术，比如化学气相沉积、远端等离子体化学气相沉积、分子束沉积、原子层沉积、或类似方法。

[0065] 在一些实施例中，导电的栅极64可为多层金属栅极堆叠，其包含阻挡层、功函数层、与栅极填充层依序形成于栅极介电层66的顶部上。阻挡层所用的材料例如包括氮化钛、氮化钽、钛、钽、类似物、或上述的多层组合。功函数层所用的材料例子包括用于p型金属氧化物半导体晶体管的氮化钛、氮化钽、钌、钼、或铝，或者用于n型金属氧化物半导体晶体管的钛、银、钽铝、碳化钽铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、或锆。栅极填充层可填入凹陷的其余部分，且栅极填充层可包含金属如铜、铝、钨、钴、钌、类似物、上述的组合、或上述的多层。导电的栅极64的形成方法可采用化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积、电镀、无电镀、或类似方法。

[0066] 可采用化学机械研磨工艺等方法，自第一层间介电层76的上表面上移除栅极64与栅极介电层66的多余部分。上述步骤形成的结构如图1A所示，具有实质上平坦的表面，其包括第一层间介电层76、间隔物72、与埋置于个别间隔物72之间的栅极64与栅极介电层66的保留部分所露出的上表面。鳍状物58的顶部上的高介电常数的介电层与金属栅极的栅极结构68(如图1A右侧所示)，沿着凸起高于浅沟槽隔离区62的鳍状物58的侧壁延伸并延伸于鳍状物58上，如图1B与1C的三维图所示。图1左侧中的高介电常数的介电层与金属栅极的栅极结构68延伸于浅沟槽隔离区62上，比如延伸于相邻的鳍状物之间。栅极64可连接至图1A的剖视图未显示的电子装置(如鳍状场效晶体管、金属氧化物半导体电容、金属-绝缘层-金属电容、电阻、或类似物)。

[0067] 可沉积第二层间介电层78于第一层间介电层76上，如图1A所示。在一些实施例中，形成层间介电层10(第一层间介电层76与第二层间介电层78)所用的绝缘材料，可包括氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物。形成层间介电层10所用的介电材料的沉积方法，可采用任何合适方法如化学气相沉积、等离子体辅助化学气相沉积、可流动的化学气相沉积、旋转涂布、类似方法、或上述的组合。在一些实施例中，可采用平坦化工艺如化学机械研磨，以平坦化第二层间介电层78。

[0068] 如图1A所示，可形成接点74延伸穿过半导体的鳍状物58上的接点蚀刻停止层11与层间介电层102的介电层。延伸穿过第二层间介电层78的接点73(如图1A的左侧所示)电性连接至浅沟槽隔离区62上的栅极64。在一些实施例中，接点73所用的开口延伸穿过第二层间介电层78，而接点74所用的开口还穿过第一层间介电层76与接点蚀刻停止层11，且上述开口的形成方法为采用合适光刻技术的单一图案化步骤。蚀刻工艺可为两个连续阶段。在第一阶段中，采用各向异性干蚀刻工艺以选择性地移除层间介电层10(对栅极64及接点蚀刻停止层11具有选择性)，可露出接点蚀刻停止层11与栅极64的部分。在蚀刻工艺的第二阶段中，改变蚀刻剂以选择性地移除接点蚀刻停止层11(对接点蚀刻停止层11下的半导体与栅极64具有选择性)，可露出源极/漏极区54。如图1A所示，形成于源极/漏极区上的接点74所用的开口，比形成于栅极64上的接点73所用的开口深。

[0069] 在一些其他实施例中，可采用两个分开的图案化步骤以形成两种接点73与74所用的开口。举例来说，可采用第一图案化掩模层(如图案化光致抗蚀剂层)，露出层间介电层10的表面的部分，其之后将形成接点73与74。采用栅极64作为蚀刻停止层，并采用第一图案化掩模进行各向异性蚀刻技术，以移除第二层间介电层78的一部分并露出栅极64的上表面的一部分。在栅极结构68之外的露出区域中，第一层间介电层76实质上可维持低于开口底部。层间介电层10中的开口不只形成于源极/漏极区54上(之后形成源极/漏极的接点74处)，也形成于栅极结构68与半导体的鳍状物58之间的空间中的层间介电层10的部分中。第一图案可用于横向延伸接点73所用的开口，以在栅极64之外的层间介电层10的部分中形成沟槽。
保留于这些沟槽底部的第一层间介电层76可使半导体区(如基板50与鳍状物58)以及后续工艺步骤中填入沟槽与接点开口的导电材料绝缘，如下所述。位于装置电极(如栅极64与源极/漏极区54)之间的层间介电层10中的导电结构，可作为局部内连线层(未图示)以形成短距的电子装置(如鳍状场效晶体管)之间的电性连接。可形成第二图案化层(如光致抗蚀剂层)，以选择性地暴露层间介电层10的部分至蚀刻剂，完成移除层间介电层10与接点蚀刻停止层11的一部分，并露出源极/漏极区54的一部分，进而完成源极/漏极的接点74所需的开口。

[0070] 在一些实施例中，可顺应性地沉积导电衬垫层于层间介电层10中的开口，且开口用于接点73与74及局部内连线结构。接着可沉积导电填充材料于导电衬垫层上，以完全填入开口。衬垫层可包括金属以助增进粘着性，且可作为阻挡层以避免接点74的导电填充材料向外扩散至周围的介电材料中。在一些实施例中，衬垫层可包含一或多种金属层。导电衬垫层可另外包含金属如氮化钛、氮化钽、钽、其他合适金属、或上述的合金。可采用任何可接受的沉积技术(如化学气相沉积、原子层沉积、等离子体辅助原子层沉积、等离子体辅助化学气相沉积、物理气相沉积、电镀、无电镀、类似方法、或上述的组合)以沉积导电填充材料(如钨、铝、铜、钌、镍、钴、上述的合金、上述的组合、或类似物)于导电衬垫层上，以填入接点开口。

[0071] 在一些实施例中，在填充接点开口之前可顺应性地沉积金属层，而金属层可与接点开口底部露出的源极/漏极区54中的重掺杂半导体反应。可进行热步骤，使金属与半导体反应形成金属硅化物区，以助形成低电阻的欧姆接点。举例来说，在露出的半导体为硅或硅锗的实施例中，可采用金属如钛、镍、铂、钴、其他合适金属、或上述的合金形成导电金属硅化物。举例来说，可采用湿式化学蚀刻选择性地移除任何未反应的金属。

[0072] 在完成沉积导电填充材料之后，可采用平坦化工艺如化学机械研磨自第二层间介电层78的表面上移除所有导电材料的多余部分。上述步骤形成的导电插塞埋置于层间介电层10中，即图1A所示的接点74。在此例中，采用相同工艺步骤同时形成接点至浅沟槽隔离区62上的电极与鳍状物58上的电极。然而其他实施例可分开形成两种接点。

[0073] 用于制作多层内连线系统的工艺流程，可称作后段工艺。可采用多种后段工艺整合方案的任一者，端视集成电路设计的需求而定。在此例的后段工艺方案中，接点73与74可作为垂直导电连接物(见图1A)，亦可横向延伸接点73以作为局部内连线线路(未图示)。在此例中，形成于半导体基板上的电极装置的电极(如导电的栅极64与源极/漏极区)可采用接点73与74直接连接至第零金属层的导电线路88，而第零金属层不具有垂直的导电通孔。形成于第零金属层上的内连线层(如第一金属层)包含横向的导电线路(如第一金属层的导电线路108)与垂直的导电通孔(如第一通孔104)。应理解的是，此后段工艺整合方案只是举例。其他实施例可采用其他后段工艺整合方案。举例来说，一些实施例的接点73与74可专门作为垂直连接器，而用于连接相邻鳍状场效晶体管的局部内连线结构可能不可行。在一些其他实施例中，可省略第零金属层，而导电的栅极64与源极/漏极区54可经由接点73与74直接连接至第一通孔104。此处所述的发明特征如搭配图1A说明的上述后段工艺整合方案，可用于实施采用一些其他后段工艺整合方案的其他实施例。

[0074] 形成图1A所示的第零金属层与第一金属层的内连线层所用的工艺步骤，将搭配图2至11说明如下。图2至11显示图1A的虚线框区域于中间工艺步骤的剖视图。形成较高的内连线层(如第二金属层)所采用的工艺与材料，可与形成第一金属层所采用的工艺与材料类似。

[0075] 图2至6显示形成层间介电层10与其中的导电结构所用的所有工艺步骤完成后，用于形成内连线层的第零金属层的中间工艺步骤。如图2所示，可沉积多个绝缘层于平坦化的上表面上，且平坦化的上表面包括绝缘部分(如第二层间介电层78)与导电部分(如含有局部内连线结构(未图示)的栅极的接点73与源极/漏极的接点74)的平坦化上表面。在一些实施例中，第零金属间介电层20的形成方法，先依序形成蚀刻停止层21与基体第零金属间介电层86。对后续蚀刻步骤中移除基体第零金属间介电层86的一部分所用的蚀刻剂而言，蚀刻停止层21所用的介电层的蚀刻速率，实质上小于上方的基体第零金属间介电层86的蚀刻速率。举例来说，在沉积蚀刻停止层21之前可进行等离子体表面预处理，其采用氩气、氦气、氮气、一氧化二氮、或类似物。在预处理步骤时，可将表面暴露至射频功率介于约100瓦至约300瓦之间的射频等离子体，且暴露时间介于约3秒至100秒之间。蚀刻停止层21可包含一或多种绝缘材料，比如氮化硅、碳氮化硅、碳氧化硅、氮化铝、氧化铝、上述的组合、或类似物。
蚀刻停止层21的厚度可介于约1nm至约50nm之间，且其形成方法可采用合适的沉积技术如原子层沉积、等离子体辅助原子层沉积、等离子体辅助化学气相沉积、类似方法、或上述的组合。

[0076] 基体第零金属间介电层86可包含低介电常数的介电层以利电路效能，如上所述。在一些实施例中，低介电常数的介电层的形成方法可为等离子体辅助化学气相沉积技术，其采用约50瓦至约2000瓦之间的射频功率。沉积温度可介于约50℃至约500℃之间，且沉积采用的气体总压力可介于约0.5Torr至约20Torr之间。载气可包含氦气、氩气、氢气、氮气、一氧化二氮、一氧化氮、或上述的组合，且载气流速介于约1000sccm至约100000sccm之间。

[0077] 在一些实施例中，低介电常数的介电层的形成方法可采用等离子体辅助化学气相沉积技术，其中前驱物气体不含气态氧。第一前驱物气体可包含氧如四乙氧基硅烷或二乙氧基甲基硅烷，其可提供氧原子结合至低介电数的介电层中，以形成硅-氧键。第一前驱物导入工艺腔室的流速可介于约50sccm至约5000sccm之间。含碳氢化合物CxHy(x可介于约3至约10之间，且y可介于约8至30之间)的第二前驱物气体(如丙烷、α-萜品烯、二环庚二烯、二乙基环己烷)可与第一前驱物组合。第二前驱物导入工艺腔室的流速介于约50sccm至约5000sccm之间。

[0078] 在一些其他实施例中，等离子体辅助化学气相沉积工艺的前驱物气体可包含留速不超过1000sccm的氧气，且氧气流速与所有其他前驱物总流速之间的比例不超过1:25。在这些实施例中，第一前驱物气体可包含埋置的硅-氧-硅键的化学剂，比如(CH3O)3-Si-O-Si-(CH3O)3、(CH3)3-Si-O-Si-(CH3)3、四乙氧基烷、二乙氧基甲基硅烷、或上述的组合)。第一前驱物导入工艺腔室的流速可介于约50sccm至约5000sccm之间。含碳氢化合物的第二前驱物气体(如丙烷、α-萜品烯、或二环庚二烯)可与第一前驱物及氧气组合。第二前驱物导入工艺腔室的流速可介于约50sccm至约5000sccm之间。

[0079] 在其他实施例中，低介电常数的介电层的形成方法可采用等离子体辅助原子层沉积或原子层沉积技术。原子层沉积和/或等离子体辅助原子层沉积技术采用一系列的工艺步骤，以沉积单层材料。此系列称作反应循环，其中每一工艺步骤称作脉冲。进行多道反应循环，直到沉积所需量的材料。每一反应循环包括采用第一前驱物的第一反应脉冲、采用第二前驱物的第二反应脉冲、与其他反应脉冲，端视所需的反应脉冲数目而定。在每一反应脉冲之后可进行净化脉冲，以在之后的反应脉冲所用的后续反应物进料至工艺腔室之前，清洁工艺腔室的任何残留反应物与副产物。在两个连续反应脉冲之间可进行净化，其采用的气体可为氦气、氩气、氮气、一氧化二氮、一氧化氮、或任何上述的组合，且气体流速介于约100sccm至约10000sccm之间。可以理解的是，每一净化脉冲中所用的净化气体，可为相同的净化气体或不同的净化气体。举例来说，若在每一反应循环中进行两次净化脉冲，则第一净化脉冲(在第一反应脉冲之后)可采用第一净化气体，而第二净化脉冲(在第二反应脉冲之后)可采用第二净化气体，且第二净化气体与第一净化气体可为相同的净化气体或不同的净化气体。等离子体辅助原子层沉积工艺采用的射频功率可介于约20瓦至约1000瓦之间，而温度可介于约50℃至约500℃之间。原子层沉积和/或等离子体辅助原子层沉积技术所用的最小温度为约200℃。等离子体辅助原子层沉积和/或原子层沉积时的工艺总压力可介于约0.1Torr至约10Torr之间。

[0080] 在一些实施例中，低介电常数的介电层的形成方法可采用等离子体辅助原子层沉积和/或原子层沉积技术，其中前驱物气体不含气态氧。第一反应脉冲所用的第一前驱物气体可包含氧如四乙氧基硅烷或二乙氧基甲基硅烷。第一前驱物导入工艺腔室的流速可介于约10sccm至约1000sccm之间。第二反应脉冲所用的第二前驱物气体(如丙烷、α-萜品烯、或二环庚二烯)含碳氢化物。第二前驱物导入工艺腔室的流速介于约10sccm至约1000sccm之间。在此例中，每一循环可依序采用两种反应脉冲，且在每一反应脉冲之后进行净化脉冲。在一些其他实施例中，等离子体辅助原子层沉积和/或原子层沉积工艺可包含氧气，且氧气流速不超过1000sccm。综上所述，第一反应脉冲所用的第一前驱物可为氧气，或者氧气与四乙氧基硅烷或二乙氧基甲基硅烷的组合。第二反应脉冲所用的第二前驱物可包含埋置的硅-氧-硅键的化学剂，比如(CH3O)3-Si-O-Si-(CH3O)3、(CH3)3-Si-O-Si-(CH3)3、三甲基硅烷、四甲基硅烷、丙基胺基硅烷、或二(二乙基胺基)硅烷。第二前驱物导入工艺腔室的流速可介于约10sccm至约1000sccm之间。第三反应脉冲所用的第三前驱物(如丙烷、α-萜品烯、或二环庚二烯)可包括含碳氢化物的气体。第三前驱物导入工艺腔室的流速可介于约10sccm至约1000sccm之间。在此例中，每一等离子体辅助原子层沉积和/或原子层沉积反应循环中依序采用三个反应脉冲，且在每一反应脉冲之后进行净化脉冲。举例来说，一些实施例在每一反应循环的个别反应脉冲时，可依序进行导入前驱物的步骤，比如依序导入氧气、导入(CH3)3-Si-O-Si-(CH3)3气体、并导入丙烷气体。

[0081] 在完成沉积工艺之后，可将基体第零金属间介电层86所用的低介电常数的介电层，暴露至波长介于约150nm至约400nm之间的极紫外线以硬化低介电常数的介电层，且暴露时间最多约1000秒。环境气体可包含氩气、氦气、氮气、一氧化二氮、一氧化氮、一氧化碳、二氧化碳、类似物、或上述的组合，温度可介于约200℃至约500℃之间，而压力可介于约1Torr至约50Torr之间。可在含有一或多种添加剂(如硅烷、乙硅烷、三甲基硅烷、四甲基硅烷、二乙氧基甲基硅烷、和/或类似物)的环境气体(如氩气、氦气、氮气、一氧化二氮、氢气、一氧化碳、二氧化碳、类似物、或上述的组合)中，对基体第零金属间介电层86所用的紫外线固化的低介电常数的介电层进行热处理或等离子体处理。热处理的时间不超过1000秒，温度介于约200℃至约500℃之间，且压力介于约0.5Torr至约20Torr之间。等离子体处理的时间不超过200秒，温度介于约50℃至约500℃之间，压力介于约0.1Torr至约20Torr之间，且射频功率介于约50瓦至约2000瓦之间。

[0082] 上述沉积工艺所形成的低介电常数的介电材料，其介电常数可介于约2.9至约3.2之间。金属间介电层的机械强度如杨氏系数，高到足以承受工艺时的机械应力而不会产生多余变形(如碎裂或分层)。在平坦化步骤时的化学机械研磨垫向下施力，或者相邻材料的界面在热处理时因热膨胀系数差异，均会产生机械应力。采用上述沉积工艺所形成的低介电常数的介电层，其杨氏系数可介于约3GPa至约5GPa之间。用于形成基体第零金属间介电层86的低介电常数的介电材料，可为氧化硅的衍生物。形成于低介电常数的介电层中的所有化学键中，以上述沉积工艺产生的化学键有约83％至约95％可为硅-氧键，且有约5％至约17％可为硅-甲基键。此外，低介电常数的介电基质中只有少量硅-碳-硅键(介于约0.5％至约3％之间)。形成于低介电常数的介电材料中的键结组成具有优点，如下详述。

[0083] 在一些实施例中，可形成一或多个牺牲硬掩模层于基体第零金属间介电层86上。在图2中，第一牺牲硬掩模层81与第二牺牲硬掩模层83形成于基体第零金属间介电层86上。
第一牺牲硬掩模层81与第二牺牲硬掩模层83包含的材料(如氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮化铝、氮化钛、或类似物)可与氧化硅具有蚀刻选择性。可采用图案化的光致抗蚀剂掩模形成开口85于第二牺牲硬掩模层83中，如图3所示。在图4中，图案化的第二牺牲硬掩模层83可用于移除第一牺牲硬掩模层81的部分与第零金属间介电层20的部分，以形成开口
87。举例来说，多步骤的蚀刻技术可采用各向异性的反应性离子蚀刻，一旦露出蚀刻停止层
21的上表面，即停止移除基体第零金属间介电层86的部分所用的蚀刻步骤。接着可改变蚀刻剂以移除蚀刻停止层21，并露出其下方的导电结构(如图4中的接点74)之表面的一部分。

[0084] 如图5所示，导电材料填入开口87(见图4)。导电的扩散阻挡层82可顺应性地衬垫开口，接着沉积导电填充层84于导电的扩散阻挡层82上以完全填入开口。导电的扩散阻挡层82可阻挡和/或阻碍导电填充层84的材料向外扩散至第零金属间介电层20。在一些实施例中，可沉积导电的籽晶薄层(未图示)于导电的扩散阻挡层82上，以助起始电镀工艺步骤，其可用于将导电填充层84的导电材料完全填入开口。在一些实施例中，导电籽晶层可与导电填充层的导电材料相同。导电的扩散阻挡层82可包含一或多层的氮化钽、钽、氮化钛、钛、钴、类似物、或上述的组合，而导电填充层84可包含金属如铜、铝、钨、钴、钌、类似物、或上述的组合。扩散阻挡层82与导电填充层84所用的导电材料的沉积方法，可为任何合适方法如化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积、电镀、无电镀、或类似方法。

[0085] 如图6所示，可由平坦化工艺(如化学机械研磨)移除开口87(见图4与5)之外的第二牺牲硬掩模层83上的多余导电材料。可进一步采用相同的平坦化工艺步骤移除第一牺牲硬掩模层81与第二牺牲硬掩模层83(见图5)，以形成实质上共平面(在工艺变异内)的上表面，包括介电区(如第零金属间介电层20)的上表面与导电区(导电的扩散阻挡层82与导电填充层84)的上表面。导电的扩散阻挡层82与导电填充层84一起形成埋置于第零金属间介电层中的第零金属层的导电线路88，如图6与图1A所示。

[0086] 图7至11显示用于形成内连线层的第一金属层的中间工艺步骤。图7显示的第一金属间介电层100包括蚀刻停止层111与基体第一金属间介电层110、第一牺牲硬掩模层1101、与第二牺牲硬掩模层1103。形成这些层状物所用的工艺与材料，可与形成第零金属层的内连线层所用的工艺与材料相同，如搭配图2说明的内容。在图8中，采用光刻技术图案化第二牺牲硬掩模层1103以形成开口，且光刻技术与图案化第二牺牲硬掩模层83的对应步骤类似，如搭配图3说明的内容。

[0087] 如图9所示，可采用合适的光刻技术(如采用碳氟化物的各向异性反应性离子蚀刻)，图案化第一金属间介电层100以形成通孔与线路所用的开口。通孔所用的开口可为延伸穿过第二金属间介电层的垂直孔洞(如图9所示的孔洞1109)，其可露出第零金属层的导电线路88的导电上表面。线路所用的开口可为形成于第一金属间介电层100的上侧部分中的纵向沟槽(如图9中的沟槽1107)。在一些实施例中，用于图案化孔洞1109与沟槽1107于第一金属间介电层100中的方法可采用通孔优先方案，其可采用第一图案化掩模(如光致抗蚀剂掩模)并蚀刻孔洞1109以用于第一通孔104(见图1A)。可采用多步骤的蚀刻技术，其与形成开口87所用的蚀刻工艺类似，如搭配图4说明的上述内容。在蚀刻第一金属层的导电线路108所用的沟槽1107时，可采用第二图案化掩模(如图案化的第二牺牲硬掩模层1103)。其他实施例可采用不同方法，比如沟槽优先方案、不完整的通孔优先方案、或埋置蚀刻停止层方案。

[0088] 如图10所示，导电的扩散阻挡层113顺应性地衬垫沟槽1107与孔洞1109(见图9)，而导电填充层115沉积于导电的扩散阻挡层113上以完全填入沟槽1107与孔洞1109。形成导电的扩散阻挡层113及导电填充层115所用的工艺及材料，与形成导电的扩散阻挡层82及导电填充层84所用的工艺及材料类似，如搭配图5说明的上述内容。

[0089] 在图11中，进行平坦化工艺，其与形成内连线层的第零金属层的工艺类似，如搭配图6说明的上述内容。在平坦化工艺时可移除第一牺牲硬掩模层1101、第二牺牲硬掩模层1103及第一金属间介电层100上的任何多余导电材料，以形成实质上平坦(在工艺变异内)的上表面，包括第一金属间介电层的介电区与含有导电的扩散阻挡层113及导电填充层115的部分之导电区的上表面。平坦化工艺形成的第一通孔104与导电的第一金属层的导电线路108埋置于第一金属间介电层100中，如图11与图1A所示。

[0090] 埋置于金属间介电层中的导电结构的几何尺寸，取决于移除个别金属间介电层所用的介电层的部分的蚀刻工艺(如各向异性反应性离子蚀刻)，与低介电常数的介电材料之间的作用。在图12中，密集排列的第零金属层的导电线路88的区域中的导电结构其几何形状以虚线框标示，其具有尺寸b、c、d、与g。此区域的放大图如图13所示。在图12与13中，第零金属层所允许的最小间距为尺寸b，其可介于约24nm至约30nm之间。如图13所示，在靠近顶部处向外扩散的第零金属层的导电线路所用的沟槽边缘，会造成第零金属层的导电线路88的固有形状。固有形状的结果之一，为密集的第零金属层的导电线路88之间的低介电常数的介电基体第零金属间介电层86的上表面可稍微凸起。低介电常数的介电基体第零金属间介电层86的弧形表面，可自其峰值高度(在相邻的第零金属层的导电线路88之间的中间处)延伸至小深度(如图12所示的尺寸g，其可介于约0.2nm至约1.8nm之间)。第零金属层的线路的顶部线宽(定义于靠近直线边缘的顶部的高度)，如图13所示的尺寸c可介于约21nm至约29nm之间。在一些实施例中，低介电常数的介电基体第零金属间介电层86的线宽，为两个相邻的第零金属层线路之间的空间(如b-c)，其可介于约1nm至约3nm之间。低介电常数的介电基体第零金属间介电层86的表面曲率，可为尺寸g与相邻的第零金属层的导电线路88之间的空间的一半之间的比例(如g:(b-c)/2)。上述比例越小，表示表面越平坦。在一些实施例中，上述比例可介于约0.4至约1.2之间，即较小的曲率。沟槽边缘可接近垂直，其侧壁角度可介于约80°至约90°之间。综上所述，第零金属线路的底部线宽的尺寸d与顶部线宽的尺寸c大致相同，如图13所示。底部线宽的尺寸d定义为低介电常数的基体第零金属间介电层86与蚀刻停止层21(靠近第零金属线路的底部)之间的界面附近。底部线宽可介于约23nm至约
31nm之间。如图13所示，蚀刻停止层21几乎没有底切，使边缘具有平滑且非颈状的轮廓。

[0091] 在形成个别内连线层的导电结构之工艺步骤，比如具有能量化离子的各向异性反应性离子蚀刻时，或采用化学机械研磨垫对沉积于低介电常数介电层中的开口中的导电材料进行镶嵌工艺时，基体金属间介电层(如基体第零金属间介电层86)可暴露至化学与物理应力。损伤低介电常数的介电层，可能会劣化镶嵌结构的结构完整性。举例来说，可在低介电常数的基体金属间介电层与其下的个别蚀刻停止层之间的界面，发现导电结构的侧壁中具有颈状物。上述低介电常数的介电基体第零金属间介电层86与蚀刻停止层21之间的界面具有平滑且非颈状的轮廓，指出此处所述的实施例中的低介电常数的介电组成的优点在于不易受工艺损伤。综上所述，采用低介电常数的介电层制作集成电路装置，可改善其工艺良率与长效可信度(比如时间相关的介电崩溃)。

[0092] 工艺诱发低介电常数的介电层损伤，其可能增加介电层的介电常数。如上所述，低介电常数可减少紧密排列的长金属线路的线路间电容，以增加在紧密排列的长线路中传输高速讯号的可行带宽。介电常数增加的原因可能是移除金属间介电层的中间工艺步骤时，其所用的各向异性反应性离子蚀刻工艺的能量化离子造成硅-甲基键断裂所致，如上所述。图14比较单位长度的正规化线路间电容C，其为多种紧密排列的第零金属层线路的电导(1/电阻)的函数。采用两组集成电路进行电性测量。一组将低介电常数的材料结合至金属间介电层的制作方法，如本公开实施例所述。另一组将低介电常数的介电层结合至金属间介电层的制作方法，采用的沉积参数调整为明显增加低介电常数材料中的硅-甲基键比例。对沉积于未图案化的基体硅晶圆上的低介电常数介电膜进行测量，上述两组具有实质上相同的介电常数测量值(在测量的不准确性内)。虚线指的是图14中「低硅-甲基键比例」的例子，其为本公开实施例中采用低介电常数的介电材料所形成的装置。圆圈符号指的是图14中「高硅-甲基键比例」的例子，其为低介电常数的介电材料中具有较高比例的硅-甲基键的改质组成之资料。本公开实施例观察到固定的电导(1/电阻)所用的碳较低。采用此处所述的实施例中的低介电常数的介电层与其形成方法，有利于改善集成电路的效能。

[0093] 在一实施例中，半导体结构的形成方法包括：形成导电单元于基板上的介电层中；沉积介电材料于导电单元上，且沉积介电材料的步骤包括：将基板置入工艺腔室；将第一前驱物导入工艺腔室，且第一前驱物包括硅原子与氧原子；以及将第二前驱物导入工艺腔室，以反应形成介电材料，第二前驱物包括碳氢化合物，其中沉积介电材料的步骤不含气态氧；
移除介电材料的一部分，以露出导电单元；以及形成接点穿过介电材料至导电单元。在一实施例中，沉积介电材料的步骤有至少一部分为化学气相沉积工艺。在一实施例中，沉积介电材料的步骤有至少一部分为原子层沉积工艺。在一实施例中，第一前驱物包括四乙氧基硅烷。在一实施例中，第二前驱物包括丙烷。在一实施例中，在形成接点之后，介电材料的上表面曲率大于0。在一实施例中，第二前驱物包括α-萜品烯。在一实施例中，形成于介电材料中的化学键有约83％至约95％的硅-氧键，以及约5％至约17％的硅-甲基键。

[0094] 在一实施例中，半导体装置的形成方法，包括形成介电材料于基板上的导电单元上，且形成介电材料的步骤包括：将基板置入工艺腔室；将气态氧导入工艺腔室；将第一前驱物导入工艺腔室，且第一前驱物包括埋置的硅-氧-硅键；以及将第二前驱物导入工艺腔室，且第二前驱物包括碳氢化合物；以及形成接点穿过介电材料至导电单元。在一实施例中，第二前驱物包括二环庚二烯。在一实施例中，气态氧的第一流速小于1000sccm。在一实施例中，导入气态氧、导入第一前驱物、与导入第二前驱物的步骤是依序进行的。在一实施例中，导入气态氧、导入该第一前驱物、与导入第二前驱物的步骤是同时进行的。在一实施例中，氧气流速以及第一前驱物的第一流速与第二前驱物的第二流速的总流速之间的比例小于1:25。在一实施例中，形成于介电材料中的约83％至约95％的化学键为硅-氧键，而约5％至约17％的化学键为硅-甲基键。

[0095] 在一实施例中，半导体装置的形成方法包括：形成介电材料于基板上的导电单元上，其中介电材料为氧化硅的衍生物，其中形成介电材料的步骤包括将基板置入工艺腔室并进行原子层沉积工艺，且进行原子层沉积工艺的步骤包括：进行一或多个反应循环，且反应循环包括进行连续的三对交替的反应脉冲与净化脉冲，且连续的三对交替的反应脉冲与净化脉冲包括：在第一反应脉冲时将第一前驱物导入工艺腔室，且第一前驱物包括气态氧；在完成第一反应脉冲之后，在第一净化脉冲时导入第一净化气体；在完成第一净化脉冲之后，在第二反应脉冲时将第二前驱物导入工艺腔室，且第二前驱物包括埋置的硅-氧-硅键；
在完成第二反应脉冲之后，在第二净化脉冲时导入第二净化气体；在完成第二净化脉冲之后，在第三反应脉冲时将第三前驱物导入工艺腔室，且第三前驱物包括碳氢化合物；以及在完成第三反应脉冲之后，在第三净化脉冲时导入第三净化气体；以及在形成介电材料的步骤完成之后，形成接点穿过介电材料至导电单元。在一实施例中，形成介电材料的步骤所形成的介电材料的杨氏模量介于约3GPa至约5GPa之间。在一实施例中，形成介电材料的步骤所形成的介电材料的介电常数介于2.9与3.2之间。在一实施例中，第二前驱物包括(CH3O)3-Si-O-Si-(CH3O)3。在一实施例中，第二前驱物包括(CH3)3-Si-O-Si-(CH3)3。在一实施例中，原子层沉积反应循环包括至少一等离子体辅助原子层反应脉冲。

[0096] 上述实施例的特征有利于本领域普通技术人员理解本公开。本领域普通技术人员应理解可采用本公开作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的和/或相同优点。本领域普通技术人员亦应理解，这些等效置换并未脱离本公开的精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。

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