随着半导体工艺进入深亚微米时代，对于晶体管元件的效能与稳定性的 需求日益提高，而具有应变硅(strained silicon)的金属氧化物半导体晶体管元 件也应运而生。当硅的能带结构(band structure)发生改变，可造成载流子移 动性增加，因此沟道区域采用应变硅结构的元件可获得1.5倍甚至高达8倍 左右的速度增益。目前形成应变硅金属氧化物半导体晶体管的方法主要可分 为两种方式。其一是利用硅锗层的晶格常数与硅不同的原理，使硅外延在硅 锗上时产生结构上应变。其二是在晶体管结构上形成一种具有应力的应力覆 盖层，利用应力覆盖层的应力来改变晶体管元件的沟道区域的晶格结构。
请参考图1至图3，其绘示的是传统上制作N型金属氧化物半导体晶体 管元件10与P型金属氧化物半导体晶体管元件110的方法剖面示意图。首 先，如图1所示，首先，提供半导体基底16，半导体基底16上定义有第一 晶体管区域1与第二晶体管区域2。第一与第二晶体管区域1、2上分别包含 有栅极介电层14、114位于半导体基底16上，以及栅极12、112位于栅极 介电层14、114上，其中栅极12、112一般包含有多晶硅，而相对应的栅极 12、112与栅极介电层14、114可各合称为栅极结构。半导体基底16在第一 晶体管区域1中具有源极区域18与漏极区域20，分别位于栅极12两侧的半 导体基底16中。半导体基底16在第二晶体管区域2中具有源极区域118与 漏极区域120，分别位于栅极112两侧的半导体基底16中。源极区域18和 漏极区域20之间通过沟道区域22互相分隔，而源极区域118和漏极区域120 之间通过沟道区域122互相分隔。根据传统技术，半导体基底16通常另包 含有浅结源极延伸17、117以及浅结漏极延伸19、119。
在图1中，N型金属氧化物半导体晶体管元件10的源极区域18以及漏 极区域20为注入砷、锑或磷的N+掺杂区域，N型金属氧化物半导体晶体管 元件10的沟道区域22则为P型掺杂区域。P型金属氧化物半导体晶体管元 件110的源极区域118以及漏极区域120为P+掺杂区域，P型金属氧化物半 导体晶体管元件110的沟道区域122则为N型掺杂区域。
在栅极12、112的侧壁上形成有由氮化硅构成的侧壁子32、132。在侧 壁子32、132与栅极12、112的侧壁之间为衬垫层30、130，其通常为二氧 化硅所构成。N型金属氧化物半导体晶体管元件10及P型金属氧化物半导 体晶体管元件110的裸露硅表面，包括栅极12、112、源极区域18、118与 漏极区域20、120，皆形成有硅化金属层(silicide layer)42，以与后续形成的 接触插塞相接。由于制作如图1中的半导体结构的工艺为本领域技术人员的 通常知识，因此其详细制作程序在此不予赘述。
如图2所示，在完成图1中的N型金属氧化物半导体晶体管元件10及 P型金属氧化物半导体晶体管元件110之后，通常会接着在半导体基底16 上沉积氮化硅的应力覆盖层46，其中应力覆盖层46覆盖硅化金属层42以及 侧壁子32、132，而其厚度通常介于200至400埃左右。沉积应力覆盖层46 的目的一方面是改变N型金属氧化物半导体晶体管元件10的沟道区域22 的晶格结构，另一方面是在使后续的接触洞蚀刻能有明显的蚀刻终点，也就 是用来作为接触蚀刻停止层(contact etch stop layer，CESL)。在沉积应力覆盖 层46之后，接着再进行退火(anneal)工艺，强化应力覆盖层46的应力。
如图3所示，接着沉积介电层48，例如硅氧层等，通常介电层48较应 力覆盖层46厚许多。之后再利用传统的光刻以及蚀刻工艺，在介电层48与 应力覆盖层46中形成接触洞52。
然而，前述的传统技术仍存在有待克服的缺点。应力覆盖层46沉积在 一整面芯片上，因此同时增加了N型金属氧化物半导体晶体管元件10与P 型金属氧化物半导体晶体管元件110的伸张应力。虽然N型金属氧化物半导 体晶体管元件10的效能会因此提升，然而P型金属氧化物半导体晶体管元 件110的效能却反而会因此下降，顾此失彼。
为了能同时提升N型金属氧化物半导体晶体管元件与P型金属氧化物半 导体晶体管元件的运作效能，应力覆盖层46的工艺中也采用另一种称为选 择性应力系统(selective strain scheme，SSS)的已知技术。在已知技术中，先 全面沉积具有伸张应力的应力覆盖层在半导体基底上，覆盖在N型金属氧化 物半导体晶体管元件与P型金属氧化物半导体晶体管元件上方。接着，利用 图案化工艺来去除P型金属氧化物半导体晶体管元件上方的伸张应力覆盖 层。之后，再全面沉积具有压缩应力的应力覆盖层在半导体基底上，覆盖在 伸张应力覆盖层与P型金属氧化物半导体晶体管元件上方。接着，再利用另 一图案化工艺来去除N型金属氧化物半导体晶体管元件上方的压缩应力覆 盖层。
虽然这种SSS的已知技术可以同时提升N型金属氧化物半导体晶体管 元件与P型金属氧化物半导体晶体管元件的运作效能，但是其制作过程却非 常繁复，不但耗费冗长的时间，同时也需要付出较为庞大的成本。此外，其 繁复的制作过程还可能会增加产品的缺陷。

因此，本发明的主要目的在提供一种利用具有双应力的应力覆盖层来制 作N型与P型金属氧化物半导体晶体管元件的方法，其具有较佳的操作效能。
根据本发明的一个优选实施例，本发明提供一种制作金属氧化物半导体 晶体管元件的方法。首先提供半导体基底、栅极介电层位于半导体基底上， 以及栅极位于栅极介电层上。半导体基底具有源极区域与漏极区域，源极区 域与漏极区域分别位于栅极两侧的半导体基底中。之后，在半导体基底上形 成应力覆盖层并覆盖栅极、源极区域与漏极区域。接着，进行惰性气体处理， 以改变应力覆盖层的应力值。
根据本发明的另一优选实施例，本发明另提供一种制作金属氧化物半导 体晶体管元件的方法。首先提供半导体基底，半导体基底上定义有第一晶体 管区域与第二晶体管区域。第一与第二晶体管区域上分别包含有栅极结构， 各栅极结构相对两侧的半导体基底中具有源极区域与漏极区域。之后，在第 一与第二晶体管区域中的半导体基底上形成应力覆盖层，应力覆盖层覆盖在 栅极结构、源极区域与漏极区域上。接着，在应力覆盖层上形成图案化硬掩 模，图案化硬掩模覆盖在第二晶体管区域中的应力覆盖层上，而暴露出第一 晶体管区域中的应力覆盖层，再进行惰性气体处理，以改变未被图案化硬掩 模所覆盖的应力覆盖层的应力值。然后，去除图案化硬掩模。
为了更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的 详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以 限制。

图1至图3绘示的是传统上制作N型金属氧化物半导体晶体管元件与P 型金属氧化物半导体晶体管元件的方法剖面示意图。
图4至图11绘示的是本发明的第一优选实施例N型金属氧化物半导体 晶体管元件与P型金属氧化物半导体晶体管元件的方法剖面示意图。
图12至图17，其绘示的是本发明的第二优选实施例N型金属氧化物半 导体晶体管元件与P型金属氧化物半导体晶体管元件的方法剖面示意图。
图18绘示的是本发明的应力覆盖层的伸张应力值的直条示意图。
附图标记说明
1      第一晶体管区域    2      第二晶体管区域
10     NMOS晶体管元件    12     栅极
14     栅极介电层        16     半导体基底
17     浅结源极延伸      18     源极区域
19     浅结漏极延伸      20     漏极区域
22     沟道区域          30     衬垫层
32     侧壁子            42     硅化金属层
46     应力覆盖层        48     介电层
52     接触洞            68     掩模层
78     掩模层            98     光刻胶
110    PMOS晶体管元件    112    栅极
114    栅极介电层        117    浅结源极延伸
118    源极区域          119    浅结漏极延伸
120    漏极区域          122    沟道区域
130    衬垫层            132    侧壁子
188    图案化硬掩模      212    数值
214    数值              216    数值
222    数值              224    数值
226    数值              232    数值
234    数值              236    数值
242    数值              244    数值
246    数值              252    数值
254    数值              256    数值
262    数值              264    数值
266    数值              301    第一晶体管区域
302    第二晶体管区域    310    NMOS晶体管元件
312    栅极              314    栅极介电层
316    半导体基底        317    浅结源极延伸
318    源极区域          319    浅结漏极延伸
320    漏极区域          322    沟道区域
330    衬垫层            332    侧壁子
342    硅化金属层        346    应力覆盖层
348    介电层            352    接触洞
410    PMOS晶体管元件    412    栅极
414    栅极介电层        417    浅结源极延伸
418    源极区域          419    浅结漏极延伸
420    漏极区域          422    沟道区域
430    衬垫层            432    侧壁子

请参考图4至图11，其绘示的是本发明的第一优选实施例N型金属氧 化物半导体晶体管元件310与P型金属氧化物半导体晶体管元件410的方法 剖面示意图，其中相同的元件或部位仍沿用相同的符号来表示。需注意的是 图式仅以说明为目的，并未依照原尺寸作图。此外，在图4至图11中对于 与本发明有关的部分的光刻及蚀刻工艺由于为本领域技术人员所熟知，因此 并未明示于图示中。
本发明涉及一种制作集成电路中具有应变硅的金属氧化物半导体晶体 管元件或互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管元件的方法。为简化说明，图4至 图11中特别以CMOS晶体管工艺作为说明。如图4所示，先提供半导体基 底316。半导体基底316上定义有第一晶体管区域301与第二晶体管区域302， 其中第一晶体管区域301乃用以制作N型金属氧化物半导体晶体管元件的区 域，而第二晶体管区域302则用以制作P型金属氧化物半导体晶体管元件。 半导体基底316可以是硅基底或者是绝缘体上硅(silicon-on-insulator，SOI) 基板等。首先，在第一晶体管区域301内的半导体基底316上同时形成栅极 介电层314与位于栅极介电层314上的栅极312。另一方面，在第二晶体管 区域302内的半导体基底316上同时形成栅极介电层414与位于栅极介电层 414上的栅极412。相对应的栅极312与栅极介电层314可合称为栅极结构， 相对应的栅极412与栅极介电层414合称为栅极结构。栅极312及412通常 包含有多晶硅或金属硅化物等导电材料。在本实施例中，栅极介电层314及 414可由二氧化硅所构成。然而，在本发明的另一实施例中，栅极介电层314 及414亦可由高介电常数(high-k)等绝缘材料所构成。
之后，利用栅极结构作为注入掩模，在第一晶体管区域301内的半导体 基底316中同时形成浅结源极延伸317以及浅结漏极延伸319，浅结源极延 伸317以及浅结漏极延伸319之间为沟道区域322。接着，在第二晶体管区 域302内的半导体基底316中形成浅结源极延伸417以及浅结漏极延伸419， 浅结源极延伸417以及浅结漏极延伸419之间为沟道区域422。
接着，利用沉积及回蚀刻工艺，在栅极312及412的侧壁上形成由氮化 硅所构成的侧壁子332与432，并同时形成介于栅极与侧壁子之间的衬垫层 330以及430。衬垫层330以及430通常为L型且厚度约在30至120埃之间， 可以为氧化硅所构成。除此的外，在本发明的另一实施例中，衬垫层330以 及430亦可以为偏移侧壁子(offset spacer)。
如图5所示，在形成侧壁子332及432之后，利用如光刻胶等材料的掩 模层68将第二晶体管区域302覆盖住。接着进行离子注入工艺，将N型掺 杂剂物种，例如砷、锑或磷等注入第一晶体管区域301内的半导体基底316 中，由此形成N型金属氧化物半导体晶体管元件的源极区域318以及漏极区 域320。完成前述的离子注入工艺之后，掩模层68随即被剥除。
如图6所示，接着在第一晶体管区域301上利用掩模层78将其覆盖。 接着进行另一离子注入工艺，将P型掺杂剂物种，例如硼等注入第二晶体管 区域302内的半导体基底316中，由此形成P型金属氧化物半导体晶体管元 件的源极区域418以及漏极区域420。完成前述的离子注入工艺之后，掩模 层78随即被移除。已知该项技术的人员应理解前述如图5以及图6中所示 的注入顺序可以颠倒。换言之，可以先进行第二晶体管区域302内的P型掺 杂，然后再进行第一晶体管区域301内的N型掺杂。此外，在完成漏极源极 的掺杂后，半导体基底316通常可以进行退火(annealing)或活化(activation) 掺杂剂的热工艺，此步骤亦为本领域技术人员的通常知识，不再加以陈述。
此外，已知该领域者应理解，本发明另可结合选择性外延成长(selective epitaxial growth，简称为SEG)工艺，而在半导体基底中填入硅锗(SiGe)外延 层或碳化硅(SiC)外延层作为源极区域与漏极区域。
如图7所示，根据本发明优选实施例，接着在半导体基底316上均匀沉 积应力覆盖层346，作为多晶硅应力层(poly stressor)。应力覆盖层346覆盖 在源极区域318、418、漏极区域320、420与栅极312、412上，其厚度约介 于30至2000埃之间。根据本发明，应力覆盖层346在沉积时为伸张应变 (tensile-stressed)状态，其初始沉积(as-deposition)的应力大小约介于5亿帕(0.5 Giga pascals，0.5GPa)与2.5GPa之间。其后，本发明亦可再对应力覆盖层346 进行表面处理，例如紫外线硬化(UV curing)工艺、高温峰值退火(thermal spike anneal)工艺、激光退火(laser anneal)工艺或电子束(e-beam)处理等等，以提升 应力覆盖层346的应力大小。
如图8所示，接着，在半导体基底316上均匀沉积掩模层，将应力覆盖 层346覆盖住。在本实施例中，掩模层的材料可以为氧化物或是同时包含有 氧化物与光刻胶等等与应力覆盖层346具有较佳蚀刻选择比的物质。随后再 进行图案化工艺，利用光刻胶98作为蚀刻掩模来去除第二晶体管区域302 中的掩模层，形成图案化硬掩模188。图案化硬掩模188覆盖在第一晶体管 区域301中的应力覆盖层346上，而暴露出第二晶体管区域302中的应力覆 盖层346。此外，在本发明的另一实施例中，亦可直接以具有适当厚度的光 刻胶材料作为图案化硬掩模188。若图案化硬掩模188为光刻胶材料，则可 省略制作光刻胶98的步骤。
接着，如图9所示，随后去除光刻胶98，进行惰性气体处理(inert gas treatment)，以改变未被图案化硬掩模188所覆盖的应力覆盖层346的应力值。 惰性气体处理可在化学气相沉积(chemical vapor deposition，CVD)设备或是 在物理气相沉积(physical vapor deposition，PVD)设备之中进行，惰性气体处 理是利用氩气与其他惰性气体，且处理功率(treatment power)介于0.1千瓦 (kilo-watts，KW)与10千瓦之间。此外，惰性气体处理亦选用一种或一种以 上的氦气、氪气、氮气、氧气或其他惰性气体。
惰性气体处理可以大幅减少未被图案化硬掩模188覆盖的应力覆盖层 346的伸张应力。通过处理功率与处理时间等工艺参数的控制，本发明可以 调整应力覆盖层346的应力值。换句话说，在完成惰性气体处理之后，覆盖 在半导体基底316上的应力覆盖层346具有双应力的结构，亦即位于N型金 属氧化物半导体晶体管元件310上方的应力覆盖层346具有较大的伸张应 力，而位于P型金属氧化物半导体晶体管元件410上方的应力覆盖层346的 伸张应力较小。随着惰性气体处理的时间愈长，以及处理功率愈大等工艺参 数的控制，伸张应力值的下降幅度也就愈大，甚至可以直接消除P型金属氧 化物半导体晶体管元件410上方的应力覆盖层346的伸张应力。
接着，如图10所示，先去除图案化硬掩模188，再进行快速热处理工艺 (rapid thermal processing，RTP)，以将应力覆盖层346的应力状态存储入N 型金属氧化物半导体晶体管元件310与P型金属氧化物半导体晶体管元件 410之中。之后，如图11所示，去除应力覆盖层346，形成具有应变硅的互 补式金属氧化物半导体晶体管元件。
完成前述互补式金属氧化物半导体晶体管元件之后，可再进行硅化金属 (salicide)、介电层沉积、接触洞蚀刻等工艺，在此不予赘述。
请参考图12至图17，其绘示的是本发明的第二优选实施例N型金属氧 化物半导体晶体管元件310与P型金属氧化物半导体晶体管元件410的方法 剖面示意图，其中相同的元件或部位仍沿用相同的符号来表示。如图12所 示，先提供半导体基底316。半导体基底316上定义有第一晶体管区域301 与第二晶体管区域302。在第一晶体管区域301内包含有栅极介电层314位 于半导体基底上316、栅极312位于栅极介电层314上，以及源极区域318 与漏极区域320分别位于栅极312两侧的半导体基底316中。源极区域318 与漏极区域320之间为N型沟道区域322。另一方面，在第二晶体管区域302 内包含有栅极介电层414位于半导体基底上316、栅极412位于栅极介电层 414上，以及源极区域418与漏极区域420分别位于栅极412两侧的半导体 基底316中。源极区域418与漏极区域420之间为P型沟道区域422。栅极 312的侧壁上具有侧壁子332与衬垫层330，而栅极412的侧壁上具有侧壁 子432与衬垫层430。
同理，本实施例亦可结合选择性外延成长工艺，而在半导体基底中填入 硅锗外延层或碳化硅外延层作为源极区域与漏极区域。
如图13所示，接着进行硅化金属工艺，在源极区域318、418、漏极区 域320、420与栅极312、412上形成如硅化镍等硅化金属层342。如图14 所示，接着在半导体基底316上均匀沉积应力覆盖层346，且应力覆盖层346 覆盖在源极区域318、418、漏极区域320、420与栅极312、412上。应力覆 盖层346在沉积时为伸张应变状态，其初始沉积的应力大小约介于0.5GPa 与2.5GPa之间。其后，本发明亦可再对应力覆盖层346进行表面处理，例 如紫外线硬化工艺、高温峰值退火工艺、激光退火工艺或电子束处理等等， 以提升应力覆盖层346的应力大小。
如图15所示，接着，在半导体基底316上均匀沉积掩模层，将应力覆 盖层346覆盖住。掩模层的材料可以为氧化物、光刻胶，或是包含有氧化物 与光刻胶等等，与应力覆盖层346具有较佳蚀刻选择比的物质。随后再进行 图案化工艺，利用光刻胶98作为蚀刻掩模来去除第二晶体管区域302中的 掩模层，形成图案化硬掩模188。图案化硬掩模188覆盖在第一晶体管区域 301中的应力覆盖层346上，而暴露出第二晶体管区域302中的应力覆盖层 346。
接着，如图16所示，随后去除光刻胶98，进行惰性气体处理，以改变 未被图案化硬掩模188所覆盖的应力覆盖层346的应力值。惰性气体处理可 在化学气相沉积设备或是在物理气相沉积设备之中进行，其是利用氩气与其 他惰性气体，且处理功率介于0.1千瓦与10千瓦之间。惰性气体处理可以大 幅减少未被图案化硬掩模188覆盖的应力覆盖层346的伸张应力。换句话说， 在完成惰性气体处理之后，位于N型金属氧化物半导体晶体管元件310上方 的应力覆盖层346具有较大的伸张应力，而位于P型金属氧化物半导体晶体 管元件410上方的应力覆盖层346的伸张应力较小，甚至是无伸张应力状态。
接着，如图17所示，先去除图案化硬掩模188，接着在半导体基底上沉 积介电层348，覆盖住第一晶体管区域301及第二晶体管区域302内的应力 覆盖层346。介电层348可以为氧化硅、掺杂氧化硅等等低介电常数材料。 接着进行光刻以及蚀刻工艺，在介电层348以及应力覆盖层346中形成接触 洞352，分别通达源极区域318、418、漏极区域320、420与栅极312、412 上。在其它实施例中，亦可仅形成通达源极区域318、418与漏极区域320、 420的接触洞，但在图式中并未明示。根据本发明的精神，应力覆盖层346 在接触洞干蚀刻工艺中可当作接触蚀刻停止层。
请参考图18，其绘示的是本发明的应力覆盖层346的伸张应力值的直条 示意图，其中垂直坐标轴显示的是伸张应力值。图中标示了六组应力覆盖层 的应力值，每一组应力覆盖层皆经过至少三次的量测，其中数值212、222、 232、242、252、262为应力覆盖层沉积后所量测的应力值，数值214、224、 234、244、254、264为应力覆盖层经过紫外线硬化工艺后所量测的应力值， 而数值216、226、236、246、256、266为应力覆盖层经过惰性气体处理后 所量测的应力值。图中六组应力覆盖层彼此的差别在于惰性气体处理的处理 功率不同，其处理功率从左至右分别为2千瓦、3千瓦、4千瓦、5千瓦、6 千瓦与7千瓦。前述六组惰性气体处理的处理时间皆为10秒钟，然而本发 明不限于此。如图18所示，随着处理功率的提高，伸张应力值的下降幅度 也随的增加。当处理功率大于5千瓦时，惰性气体处理后的应力覆盖层的应 力值甚至低于沉积后的应力覆盖层的应力值。
本发明的特征在于利用惰性气体处理来改变的应力覆盖层的应力值，让 应力覆盖层成为具有双应力的结构。有鉴于此，高伸张应力部分的应力覆盖 层可以改变N型金属氧化物半导体晶体管元件的沟道区域的晶格结构，使N 型金属氧化物半导体晶体管元件可以具有较高的饱和漏极电流，进而改善半 导体晶体管元件的操作效能。另一方面，覆盖在P型金属氧化物半导体晶体 管元件上的应力覆盖层仅具有低伸张应力，可避免应力覆盖层降低P型金属 氧化物半导体晶体管元件的操作效能。有鉴于此，本发明使N型或P型金属 氧化物半导体晶体管元件可以同时具有较高的饱和漏极电流，由此改善半导 体晶体管元件的操作效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明专利的涵盖范围。