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堆叠式DDR 存储器的存储器测试控制

阅读：1078发布：2020-05-24

专利汇可以提供堆叠式DDR 存储器的存储器测试控制专利检索，专利查询，专利分析的服务。并且公开了用于实现诸如总线集成存储器控制器 (BIMC)的存储器控制器的方法和装置，该存储器控制器包括存储器内置自测试(MBIST)控制器或逻辑。MBIST控制器被配置为用于测试至少一个存储器设备，诸如片上系统中的堆叠式低功率双数据速率 (LPDDR)存储器或使得难以在外部对存储器设备进行测试的类似构造。MBIST控制器可以在标准存储器控制器内实现，并且包括存储器转换逻辑，该存储器转换逻辑被配置为将用于测试至少一个存储器设备的信号转换为能够由至少一个存储器设备使用的格式的信号，其中该转换逻辑用来实现存储器表示。，下面是堆叠式DDR 存储器的存储器测试控制专利的具体信息内容。

权利要求

1.一种装置，包括：
存储器控制器(MC)，所述存储器控制器(MC)包括：
存储器内置自测试(MBIST)控制器，被配置为用于测试至少一个存储器设备，其中所述MBIST包括：
存储器转换逻辑，被配置为将用于测试所述至少一个存储器设备的信号转换为所述至少一个存储器设备的格式的信号。
2.根据权利要求1所述的装置，其中所述MBIST控制器还被配置为：接收在小于所述至少存储器设备的操作频率的频率处的用于测试的所述信号。
3.根据权利要求2所述的装置，其中用于测试的所述信号的频率大约为所述至少一个存储器设备或所述至少一个存储器设备的存储器接口的所述操作频率的一半。
4.根据权利要求3所述的装置，其中所述MBIST控制器被配置为：在每个MC时钟周期内，在所述MBIST逻辑的输出处，向所述至少一个存储器设备提供大约两倍的数据。
5.根据权利要求4所述的装置，其中由所述MBIST控制器输出的所述数据包括以下各项中的一项或多项：命令地址(CA)信令、时钟使能(CKE)信令、芯片选择(CS)信令、数据(DQ)信令、或数据选通(DQS)信令。
6.根据权利要求1所述的装置，其中所述存储器转换逻辑包括有限状态机(FSM)，所述有限状态机(FSM)包括被配置为将命令和数据转换为与所述存储器设备和存储器接口兼容的格式的转换逻辑，所述存储器接口耦合在所述MBIST与所述存储器设备之间。
7.根据权利要求1所述的装置，所述MBIST控制器或逻辑还包括：
相位控制支持逻辑，被配置为在第一相位模式或第二相位模式中的任一相位模式上发出命令或数据中的至少一个，所述相位控制支持逻辑包括交换机构，所述交换机构被配置为将数据总线和CA总线两者移位大约MC时钟周期的一半。
8.根据权利要求1所述的装置，所述MBIST还包括：
数据掩码控制逻辑，被配置为用于依赖于为所述至少一个存储器设备的类型配置的特定算法的、对数据掩码(DM)序列的可编程选择。
9.根据权利要求8所述的装置，其中所述数据掩码控制逻辑还被配置为：使用组写入使能和交换机构来实现自定义算法所需的不同DM序列。
10.根据权利要求1所述的装置，所述MBIST控制器还包括：
可编程时延控制逻辑，被配置为针对所述MBIST控制器中的一个或多个信号提供时延控制。
11.根据权利要求10所述的装置，其中所述一个或多个信号包括以下各项中的一项或多项：写入信号、读取信号、读取使能信号、带有相位控制的输入使能(IE)/输出使能(OE)可编程时延信号、可编程数据极性时延信号、禁止数据比较信号、数据命令选择信号、以及选通时延信号。
12.根据权利要求1所述的装置，其中所述MBIST控制器还包括：存储器表示逻辑，被配置为向所述MBIST控制器模拟本地存储器设备。
13.根据权利要求1所述的装置，其中所述装置还包括：
包含所述MC的主机。
14.根据权利要求13所述的装置，包括：
所述至少一个存储器；
通信耦合，其中所述通信耦合被配置为向所述至少一个存储器设备传达用于测试所述至少一个存储器设备的所述信号。
15.根据权利要求14所述的装置，还包括：
移动电话和移动通信设备中的一个，包含所述主机、所述通信耦合、以及所述至少一个存储器。
16.一种用于测试存储器设备的方法，包括：
在存储器控制器(MC)内发起MBIST操作，发起所述MBIST操作包括：使MBIST逻辑与所述存储器设备通信；以及
利用存储器转换逻辑，将用于测试所述存储器设备的来自所述MBIST逻辑的一个或多个命令和数据转换为与所述存储器设备兼容的格式的信号。
17.根据权利要求16所述的方法，其中所述MBIST逻辑还被配置为在所述MC的频率下进行操作，其中所述MC操作的所述频率小于所述至少一个存储器设备或所述至少一个存储器设备的存储器接口的操作频率。
18.根据权利要求16所述的方法，其中所述MC和所述MBIST逻辑的操作的所述频率大约是所述至少一个存储器设备的所述操作频率的一半。
19.根据权利要求18所述的方法，其中所述MBIST逻辑被配置为：在每个MC时钟周期内，在所述MBIST逻辑的输出处，向所述至少一个存储器设备提供大约两倍的数据。
20.根据权利要求19所述的方法，其中由所述MBIST逻辑输出的所述数据包括以下各项中的一项或多项：CA信令、CKE信令、CS信令、DQ信令、或DQS信令。
21.根据权利要求16所述的方法，其中所述MBIST逻辑被配置为并入传统BIMC中。
22.根据权利要求16所述的方法，其中所述转换利用存储器转换逻辑来执行，所述存储器转换逻辑包括有限状态机(FSM)，所述有限状态机(FSM)包括被配置为将命令和数据转换为与所述存储器设备和存储器接口兼容的格式的转换逻辑，所述存储器接口耦合在所述MBIST逻辑与所述存储器设备之间。
23.根据权利要求16所述的方法，所述MBIST逻辑还包括：
相位控制支持逻辑，被配置为在第一相位模式或第二相位模式中的任一相位模式上发出命令或数据中的至少一个，所述相位控制支持逻辑包括交换机构，所述交换机构被配置为将数据总线和CA总线两者移位大约MC时钟周期的一半。
24.根据权利要求16所述的方法，所述MBIST逻辑还包括：
数据掩码控制逻辑，被配置为用于依赖于为所述至少一个存储器设备的类型配置的特定算法的、对数据掩码(DM)序列的可编程选择。
25.根据权利要求16所述的方法，所述MBIST逻辑还包括：
可编程时延控制逻辑，被配置为针对所述MBIST逻辑中的一个或多个信号提供时延控制。
26.根据权利要求16所述的方法，其中所述MBIST逻辑还包括：存储器表示逻辑，被配置为向所述MBIST逻辑模拟本地存储器设备。
27.一种装置，包括：
存储器，接收用于测试所述存储器的一个或多个指令，所述指令包括：
用于在存储器控制器(MC)内发起MBIST操作的命令，发起所述MBIST操作包括：使MBIST逻辑与所述存储器设备通信；以及
利用存储器转换逻辑将用于测试所述存储器设备的来自所述MBIST逻辑的一个或多个命令和数据转换为与所述存储器设备兼容的格式的信号的命令。
28.根据权利要求27所述的装置，其中所述MBIST操作还被配置为：接收在小于所述至少存储器设备的操作频率的频率处的用于测试的所述信号。
29.一种存储计算机可执行代码的非暂态计算机可读介质，包括用于使得计算机执行以下操作的代码：
在存储器控制器(MC)内实现存储器内置自测试(MBIST)功能，所述存储器内置自测试(MBIST)功能被配置为用于测试至少一个存储器设备；以及
使用所述MBIST功能，将用于测试所述至少一个存储器设备的信号转换为由所述至少一个存储器设备使用的格式的信号。
30.根据权利要求29所述的非暂态计算机可读介质，还包括用于使得计算机执行以下操作的代码：接收在小于所述至少存储器设备的操作频率的频率处的用于测试的所述信号。

说明书全文

堆叠式DDR存储器的存储器测试控制

[0001] 相关申请的交叉引用

[0002] 本申请要求于2017年9月21日在印度专利局提交的临时专利申请第201741033496号和于2018年2月2日在美国专利商标局提交的非临时专利申请第15/887,695号的优先权和权益，其全部内容如同下文充分阐述一样并且出于所有适用目的通过引用整体并入本文。

技术领域

[0003] 本公开涉及一种用于双数据速率(DDR)存储器的存储器测试控制，更具体地涉及用于在片上系统(SoC)内的堆叠式DDR动态随机存取存储器(DRAM)的存储器测试控制，以在堆叠式DDR

[0004] 存储器上运行存储器测试。

背景技术

[0005] 具体地，在SoC和类似结构中，DDR存储器(诸如低功率DDR存储器(例如，LPDDR4))堆叠在SoC内。许多DDR存储器制造商都提供了存储器设备根据制造商通常提供的特定测试来测试。在堆叠式存储器的情况下，制造商还推荐这些存储器能够根据完整的存储器测试来测试。然而，在堆叠式SoC的这种情况下，无法使用已知接口来快速测试DDR存储器设备，这使得难以根据建议的测试进行测试，并且如果出现系统故障，则难以区分出系统故障的原因所在。因而，满足测试要求的方法和装置包括使用与联合电子设备工程委员会(JEDEC)标准兼容并且支持特定DDR接口(诸如低功率DDR 4(LPDDR4)接口)的内置测试控制器，以便确保堆叠式DDR存储器的完整性。发明内容

[0006] 本文中所描述的各种特征、装置和方法在存储器控制器中提供了可编程内置自测试器(BIST)。

[0007] 根据一方面，公开了一种装置，该装置可以例如在移动站内实现或被实现为移动站。该装置包括存储器控制器(MC)，该存储器控制器包括存储器内置自测试(MBIST)，该存储器内置自测试被配置为测试至少一个存储器设备。MBIST包括存储器转换逻辑，该存储器转换逻辑被配置为将用于测试至少一个存储器设备的信号转换为至少一个存储器设备的格式的信号。

[0008] 根据另一方面，公开了一种用于测试存储器设备的方法。该方法包括：在存储器控制器(MC)内发起MBIST操作，发起该MBIST操作包括：使MBIST逻辑与该存储器设备通信。该方法还包括：利用存储器转换逻辑将用于测试该存储器设备的来自MBIST逻辑的一个或多个命令和数据转换为与该存储器设备兼容的格式的信号。

[0009] 在又一方面中，公开了一种装置，其包括存储器，该存储器接收用于测试存储器的一个或多个指令。该指令包括用于在存储器控制器(MC)内发起MBIST操作的命令，发起该MBIST操作包括：使MBIST逻辑与存储器设备通信；以及用于利用存储器转换逻辑将用于测试该存储器设备的来自MBIST逻辑的一个或多个命令和数据转换为与该存储器设备兼容的格式的信号的命令。

[0010] 根据另一方面，公开了一种存储计算机可执行代码的非暂态计算机可读介质。该介质包括用于使得计算机执行以下操作的代码：在存储器控制器(MC)内实现存储器内置自测试(MBIST)功能，该MBIST功能被配置为用于测试至少一个存储器设备。更进一步地，该介质包括代码，其用于使用MBIST功能将用于测试至少一个存储器设备的信号转换为由至少一个存储器设备使用的格式的信号。附图说明

[0011] 当结合其中相同的参考字符标识对应的元件的附图时，本发明的各种特征和优点将从下文所阐述的具体实施方式中变得更加显而易见。

[0012] 图1图示了片上系统结构内的存储器封装和存储器控制器(MC)(诸如总线集成存储器控制器(BIMC))的示例。

[0013] 图2图示了包括耦合在总线与存储器设备之间的存储器内置自测试(MBIST)逻辑的MC(例如，BIMC)的示例性框图。

[0014] 图3图示了具有图2所示的MBIST逻辑的MC的示例性框图。

[0015] 图4图示了图3所示的MBIST逻辑的示例性框图。

[0016] 图5图示了图4所示的MBIST核心逻辑的至少存储器表示部分的示例性框图。

[0017] 图6图示了可以在图4和图5的MBIST逻辑内的存储器表示内利用的示例性转换模块。

[0018] 图7图示了MBIST逻辑内和存储器的输入处的命令数据(例如，CA/CS/CKE信号)的时序图，其中MBIST的时序频率是存储器操作频率的一部分。

[0019] 图8图示了MBIST逻辑内和存储器的输入处的DQ数据的时序图，其中MBIST逻辑的时序频率是存储器操作频率的一部分。

[0020] 图9和图10图示了根据本公开的一方面的包括相移的相位控制。

[0021] 图11图示了用于在MC中实现和/或操作MBIST逻辑的示例性方法的流程图。

[0022] 图12图示了用于在MC中实现和/或操作MBIST逻辑的另一示例性方法的流程图。

[0023] 图13图示了示出用于其中可以实现本MC的示例性用户设备(UE)或移动站的硬件实现方式的示例的概念图。

具体实施方式

[0024] 在以下描述中，给出具体细节以提供对本公开的各个方面的透彻理解。然而，本领域的普通技术人员应当理解，可以在没有这些具体细节的情况下实践各个方面。例如，可以以框图示出电路，以免在不必要的细节上使各个方面晦涩难懂。在其他实例中，可能没有详细示出公知电路、结构和技术，以免使本公开的各个方面晦涩难懂。

[0025] 理想情况下，存储器内置自测试控制器或逻辑(例如，MBIST)应当支持用于支持自定义测试所需的所有各种自定义操作以及不同存储器供应商可能请求的其他算法。与片上系统(SoC)设备一起使用的DDR存储器设备并且尤其是LPDDR4存储器设备(诸如与SoC堆叠在一起的DDR)通常具有存储器供应商施加的要求，该要求要求进行广泛的外部存储器测试。虽然DDR由存储器供应商独立测试，但是当堆叠DDR时，存在没有接口能够快速测试这样配置的DDR存储器的情况。因而，当前公开的方法和装置提供了用于利用MBIST对堆叠式DDR存储器进行测试，该MBIST可以完全支持由不同的存储器供应商提供的各种测试算法。附加地，当前公开的方法和装置提供了MBIST，该MBIST可以以最小的接口改变集成在现有BIMC设计内。本方法和装置还提供了一种MBIST设计，该MBIST设计能够通过使用至少一个转换有限状态机(FSM)或类似逻辑来提供用于各种类型的DDR存储器(包括LPDDR4存储器)的自定义操作集合和自定义算法。

[0026] 此外，本方法和装置还提供了双命令/地址(CA)总线和数据总线支持，其实现了比例为1:2(即，1:2操作模式)的BIMC支持，使得存储器测试控制器(例如，存储器测试控制器的接口)可以在DDR存储器的频率的一半下运行。与1:2模式共同扩展，本方法和装置还提供了对该1:2模式的相位控制支持。即，可以提供用于相位交换的可编程逻辑或机构以针对CA总线和数据总线两者实现一个存储器周期移位。还进一步地，当前公开的方法和装置提供了不同的数据掩码(DM)序列支持，其中不同的组写入使能和交换机构用于实现自定义算法可能需要的不同DM序列。

[0027] 为了情境化，图1图示了包括SoC系统的封装结构的示例，该SoC结构例如具有堆叠式存储器设备，该堆叠式存储器设备带有存储器控制器，该存储器控制器具有用于测试存储器设备并且运行自诊断测试以检查封装的操作和/或功能的MBIST逻辑。具体地，图1图示了封装100包括基板101、存储器控制器102(例如，在应用处理器裸片上)、第一存储器裸片104、以及第二存储器裸片106。在一方面中，存储器控制器102可以位于基板101的顶部。存储器控制器102可以包括MBIST逻辑112和存储器控制器逻辑110。应当指出，尽管图1图示了在存储器控制器102内的MBIST逻辑，但是MBIST可以可替代地是由主机经由通信链路或耦合提供的测试，该通信链路或耦合又由存储器设备或裸片执行。第一存储器裸片104可以位于存储器控制器102的顶部，并且第二存储器裸片106可以位于第一存储器裸片104的顶部。
更进一步地，在另一备选方案中，第一存储器裸片104和第二存储器裸片106还可以位于采用特定封装配置的存储器控制器102的侧面。在一些实现方式中，存储器104、106中的至少一个存储器是双数据速率同步动态随机存取存储器(DDR SDRAM)。在其他实现方式中，(多个)存储器104、106是被配置为LPDDR4存储器设备的存储器。

[0028] 存储器控制器102被配置为用于控制对第一存储器裸片104和第二存储器裸片106的存取、写入、读取等。在一些实现方式中，该控制由存储器控制器逻辑110执行。MBIST控制或逻辑112被配置为用于测试至少一个或多个存储器裸片，诸如第一存储器裸片104和第二存储器裸片106。

[0029] 如稍后所更详细解释的，MBIST控制器或逻辑112可以由存储器控制器102中的一个或多个电路定义。同样，存储器控制器逻辑110可以由存储器控制器102中的一个或多个电路定义。尽管仅示出了两个存储器裸片，但是封装100可以包括两个以上的存储器裸片。另外，裸片的位置可以位于不同的位置。例如，在一些实现方式中，存储器控制器102可以位于第一存储器裸片104和第二存储器裸片106之间。在一些实现方式中，存储器控制器102还可以位于第二存储器裸片106的顶部。在一些实现方式中，封装100中的裸片可以通过例如诸如硅通孔(TSV)的通信耦合(例如，芯片到芯片链路)、引线键合和/或一些焊料凸点而彼此电气地和通信地耦合。

[0030] 应当指出，图1的结构可以在诸如移动站(MS)、用户设备(UE)、蜂窝电话或任何其他移动通信设备的移动设备内实现。更进一步地，存储器控制器102可以是移动站的主机、处理器(例如，应用处理器)、或处理电路的一部分。

[0031] 图2图示了诸如存储器控制器102的存储器控制器的示例性框图。可以看出，可以是存储器控制器(MC)、或者在某些方面可以是总线接口存储器控制器(BIMC)的存储器控制器102包括MBIST逻辑112和存储器控制器逻辑110。进一步地，如图2所示，BIMC 102通信地耦合到通信耦合或系统总线202，该通信耦合或系统总线202被配置为用于经由总线接口204与主机或可替代地主机的其他部分通信。存储器控制器102还通过存储器接口206通信地耦合到至少一个存储器104。存储器控制器102控制存储器104的读取操作和写入操作。在一个方面中，应当指出，存储器控制器102可以是正在向存储器104写入和读取数据的主机设备的一部分。

[0032] 存储器测试逻辑或MBIST逻辑112还可以耦合到总线接口204和存储器接口206之间。为了使MBIST逻辑112对(多个)存储器104、106执行测试操作，MBIST逻辑112与存储器控制器逻辑110通信并且代替存储器控制器逻辑110发送指令。因此，可以利用被配置为选择性地在MBIST逻辑112和存储器接口206之间提供通信耦合的开关接口208。根据一些实施例，接口208可以在MBIST逻辑112的控制下，但是该选择不限于此，并且可以可替代地由来自采用存储器控制器102的设备或SoC中的处理器的一些外部信号来实现。更进一步地，如所图示的，开关接口208可以与存储器接口206分离，或者如图3的示例所示的，并入存储器接口206内。进一步地，应当指出，开关接口208可以是多路复用器。

[0033] 存储器控制器逻辑110可以通过存储器接口206对存储器104、106执行控制操作。例如，存储器控制器逻辑110可以对存储器202执行读取操作和写入操作。这些读取操作和写入操作可以指定存储器104、106的、数据被写入和/或从其中读取数据的位置。

[0034] MBIST逻辑112可以通过存储器接口206对存储器104、106执行测试。如稍后所更详细地讨论的，MBIST逻辑112可以执行多种测试操作(例如，使用不同的测试算法和/或扫描)。这些测试操作或扫描可以是可选择的和/或可编程的。在一些实现方式中，MBIST逻辑112可以通过接口(例如，联合测试行动组(JTAG)接口)可编程(例如，对MBIST逻辑可以执行的测试的类型进行编程)。而且，在一些实现方式中，MBIST逻辑112可以是与存储器控制器的存储器控制器逻辑的电路分开的电路。

[0035] 图3图示了利用MBIST逻辑112的存储器控制器102的示例性实现方式的更详细框图。应当指出，为了清楚起见，在该图中已经省略了存储器控制器逻辑110。

[0036] MBIST逻辑112位于BIMC 102内的总线接口204和存储器接口206之间。多个信号可以在总线接口204和存储器接口206之间直接驱动。在测试期间，这些信号中的一些信号要通过使用用于测试存储器104、106的MBIST逻辑112而被截获和驱动。根据一方面，当前公开的MBIST逻辑112提供了内置存储器测试控制器设计，该内置存储器测试控制器设计支持DDR存储器所需的广泛算法测试，尤其是LPDDR4或LPDDR5堆叠式存储器(或类似存储器设备)。在一个示例中，MBIST 112可以被配置为集成在BIMC设计中的LPDDR4或LPDDR5存储器测试控制器(即，本公开内容不一定仅涉及LPDDR4或LPDDR5存储器BIMC的修改，而是例如可以用于若干个存储器BIMC体系架构中的任一存储器BIMC体系架构(诸如，LPDDR2 BIMC体系架构))。

[0037] 如图3所示，MBIST逻辑112可以具有MBIST核心逻辑302。该核心逻辑302还可以包括转换有限状态机(FSM)或类似结构或功能，以用于转换命令和指令以能够与存储器接口206和各种存储器连接(例如，PHY接口304、DDR输入/输出306)和存储器本身(例如，104)接口。MBIST核心逻辑302还被配置为具有用于要测试的特定存储器(诸如LPDDR4存储器)的自定义操作集合和自定义算法。该逻辑还包括转换状态机，该转换状态机将MBIST信号转换为用于要测试的存储器的兼容命令。转换状态机实现存储器表示创建，以使该工具认为该存储器是本地存储器，就像伪存储器一样。转换状态机还具有生成从存储器中准确读取和写入所需的所需I/O 306和DDR PHY 304信号的任务。

[0038] 存储器接口206还包括先进先出(FIFO)缓冲器308，先进先出(FIFO)缓冲器308接收从PHY/存储器(304/104)回读的DDR数据。FIFO 308允许BIST逻辑302与PHY/存储器进行接口接合，而无需处理DDR数据的同步。在另一方面中，应当指出，DDR存储器在高于用于操作BIMC控制器102的典型频率的频率(例如，DDR存储器接口频率)下操作。然而，存储器接口需要在与DDR操作频率(例如，DDR存储器接口频率)相对应的频率下进行操作，以与存储器适当接口接合。例如，DDR操作频率可能是指由规范指定的最大DDR存储器接口频率，诸如LPDDR4或LPDDR5。因此，本公开还提供了接口206允许MBIST 112和MBIST逻辑302在与BIMC 102的频率相同的频率下操作，该频率约为DDR频率的一半(即，比例为1:2)。在其他实施例中，频率比例可以更大或更小，这取决于正在被测试的特定存储器。在一个示例中，本公开允许在最大DDR存储器接口频率下对DDR存储器进行测试。

[0039] MBIST 112还被配置为接收BIST或MBIST使能信号310以使得或触发系统进入存储器测试模式并且生成超驰信号312，以在正常操作时经由开关208在MBIST信号和功能接口信号之间切换存储器接口206，该功能接口信号在总线接口204和存储器接口206之间传递。在某些方面中，可以从BIMC 102内的逻辑、从BIMC 102外的逻辑或处理接收MBIST使能信号
310。可替代地，在一些实施例中，MBIST使能信号310还可以在MBIST逻辑112本身内生成，而非从外部逻辑或处理器接收。超驰信号312可以被配置为由MBIST逻辑302生成，并且用来选择将开关或多路复用器208的哪个输入输出到PHY/DDR I/O/存储器设备，即，在BIMC 102进行标准存储器控制期间来自MBIST逻辑112的输入或者来自总线接口204的正常功能接口信号(或在存储器控制操作时使用的其他逻辑)。

[0040] 虽然在功能信号和存储器BIST信号之间的切换或多路复用在存储器接口102内(即，使用开关或多路复用器208)，但是由于特定存储器和存储器接口206的要求以及JEDEC规范，所以可以在MBIST核心逻辑和FSM的输出处(并且尤其是稍后所讨论的存储器表示)利用如由多路复用器314表示的其他切换或多路复用。MBIST逻辑112还被配置为经由JTAG接口316接收外部指令和数据。

[0041] 图4图示了图2和图3所示的MBIST逻辑112的更详细框图。首先，应当指出，可以对本文中所图示的各种逻辑块或逻辑组件进行硬编码和固定。然而，在其他示例中，逻辑块或逻辑组件可以通过存储器配置工具来配置或实现，然后与该存储器配置工具连接。

[0042] 可以从图4中看出，MBIST逻辑112(更具体地，根据特定示例，核心逻辑302)可以包括MBIST控制器逻辑402，MBIST控制器逻辑402在BIMC时钟的频率下被计时。MBIST控制器逻辑402通过MBIST存储器接口逻辑404控制MBIST逻辑112的操作，该MBIST存储器接口逻辑404又特别地与存储器表示变换逻辑或FSM 406接口接合。由于存储器设备104、106在芯片外部，所以创建存储器表示以使存储器设备看起来是MBIST逻辑112的本地存储器，从而充当代理存储器或伪存储器的类型。在一方面中，应当指出，存储器表示模型可以包含规范，该规范向MBIST逻辑配置工具通知要插入或配置的特定MBIST逻辑。

[0043] 在一方面中，可以通过存储器配置工具在MBIST逻辑112内自动生成并连接MBIST核心逻辑。MBIST核心逻辑可以被认为是由MBIST控制器逻辑402、MBIST存储器接口逻辑404、以及测试访问端口(TAP)408组成。TAP 408与JTAG接口316通信耦合，该JTAG接口316可以被配置为位于芯片或SoC顶层的LVTAP，并且被配置为与系统中的各个TAP模块通信。更进一步地，可以在存储器接口内执行功能信号和MBIST信号之间的选择或多路复用。

[0044] 图5图示了图3和图4所示的存储器表示的至少一部分或者存储器表示逻辑406或FSM 302的框图500。如上文所指出的，利用存储器表示的原因在于MBIST逻辑112所解析的区域中不存在该存储器设备，因此该存储器表示逻辑用于欺骗该逻辑以将该存储器表示标识为本地存储器，并且进行MBIST逻辑112的常规自动插入。附加地，MBIST逻辑112具有创建带有不同目的的信号的灵活性，但是它不能准确创建与存储器接口206所期望的功能和时序匹配的信号组。因而，图5所示的存储器表示向MBIST逻辑112提供能够在MBIST逻辑112和存储器接口206之间转换和适配信号的功能。

[0045] 如图5所示，多路复用器502允许基于MBIST使能信号(例如，310)来选择功能信号504或输入到转换块508并且由转换块508转换的各种命令和数据信号506的MBIST转换信号。转换块508提供了能够将MBIST信号转换为与存储器接口206兼容的信号以测试存储器设备104、106。转换块508还可以基于存储体排序块或逻辑510的输入进行转换，该存储体排序块或逻辑510基于输入地址512和存储体选择和排序信号514可操作。

[0046] 存储器表示逻辑部分500还可以包括直通信号516、518，用于不受MBIST逻辑112影响或与MBIST逻辑112无关的信号。还应当指出，被图示为输入到存储器表示逻辑部分500并且从中输出的各种信号仅是示例性的，并且本公开内容不旨在受限于此。

[0047] 图6图示了可以位于图5的存储器表示500内的示例性转换模块或编码器600的图。转换模块600被配置为获取MBIST组件和逻辑与存储器接口206之间的信号，并且调整这些信号的时序，以使得能够在MBIST逻辑112与存储器接口206之间来回通信。作为示例，来自MBIST逻辑112的任何MBIST请求或信号(诸如地址、激活、读取使能、写入使能、BIST用户位、用户IR位、预加载等)都以存储器接口206可解释的格式转换为对应请求。转换FSM和转换模块600还执行生成从存储器设备104、106准确读取和写入所需的所需I/O和DDR PHY信号的任务。根据另一方面，转换FSM可以包括可编程数据(DQ)和选通(DQS)延迟，以满足存储器设备时序(即，DQ和DQS时序关系)。

[0048] 图7图示了MBIST逻辑输出和存储器(或存储器接口)的输入处的命令数据(例如，CA/CS/CKE信号)的时序图，其中用于测试存储器的MBIST逻辑和信号的时序频率为存储器操作频率的一部分。如所图示的，用于MBIST逻辑112的操作的时钟702在特定频率或时钟周期长度下操作。可以看出，在时钟702的整个周期内生成用于第一相位和第二相位(P0，P1)的命令数据704或706。然而，如上文所讨论的，MBIST操作的时钟702的频率低于DDR存储器设备的操作频率，并且在一些方面中，等于存储器控制器(MC)或BIMC时钟。

[0049] 在将MBIST逻辑112的MBIST信号转换为与存储器接口(和存储器设备)兼容之后，DDR操作频率高于BIMC时钟。在该示例中，DDR存储器设备的时钟或时钟708的操作频率大约是时钟信号702的BIMC时钟频率的两倍。因为MBIST逻辑112或其部分(包括接口)在DDR存储器(例如，DDR存储器接口)的频率的大约一半下操作并且CA操作在DDR存储器处以单数据速率(SDR)进行，所以MBIST逻辑需要在每个MBIST逻辑时钟周期内提供两倍的数据。因此，现在在DDR存储器操作的时钟708的两个周期内传送在MBIST时钟702的周期内生成的相位P0和P1的命令数据。因而，在时钟708的第一周期内传送第一相位P0的命令数据710，并且在时钟708的下一第二周期内传送第二相位P1的命令数据712。因而，在图7的示例中，本方法和装置提供大约1:2的频率支持。应当指出，本公开不限于仅1:2的频率支持，并且其他比例可以被认为在本公开的范围内。

[0050] 图8图示了MBIST逻辑内以及存储器的输入处的DQ/DQS数据的时序图，其中MBIST的时序频率是存储器操作频率的一部分。给定图7的示例，如果MBIST逻辑(例如，MBIST逻辑的接口)在为DDR存储器设备的频率的大约一半的频率下操作并且数据操作在DDR存储器处以双数据速率(DDR)进行，则MBIST逻辑需要在MBIST时钟802的每个周期提供四字数据。如所图示的，该四字数据由数据804或806图示，并且是相位0模式和相位1模式(P0和P1)两者的数据。

[0051] 然而，在存储器输入处，在DDR时钟808的每个周期内，传送两个数据字。因此，如810和812所示，在第一周期内传送相位P0的DQ，并且如数据814和816可以看到的，在第二后续周期内传送相位P1的DQ。

[0052] 还应当指出，选通DQS由可写入信号组成，并且可以与写入数据一起在DDR总线上传输。根据一些配置，转换FSM可能会考虑DQ与DQS的时序。

[0053] 因为上文所讨论的大约1:2BIMC/DDR比例的特征，所以本公开的另一方面是提供相位控制支持以支持对CA/DQ/IE(输入使能)/OE(输出使能)总线的相位控制。

[0054] 由于BIMC在DDR的频率的大约一半下操作，所以需要支持在P0和P1相位中的任一相位上发出命令和数据。因而，本公开在MBIST逻辑中提供了相位支持模块(例如，参见图4中的相位控制逻辑或模块412作为示例)，以使得数据/命令/IE/OE等移位例如BIMC时钟的周期的大约一半(或DDR DRAM时钟的完整周期)。可以从图9中看出，当在相位P0上发出命令和数据时，则无需进行任何移位。然而，当在相位1期间命令或数据的发出开始时，首先切换相位0(P0)数据以进行传输，并且在单个状态管道中将相位1(P1)延迟或移位半个周期，例如，以在下一相位模式(例如，P0)期间进行传输，如图10所示。

[0055] 根据本公开的另一方面，提供了掩码控制功能和/或逻辑(例如，参见图4的示例性逻辑414)以支持用于可以被执行的不同MBIST算法的几个数据掩码(DM)序列选项(例如，DM序列0101-0101、0011-0011、0110-0110或0101-1010)。在特定示例中，已经对奇数组写入使能和偶数组写入使能命令的MBIST本机支持进行了修改，以支持几种不同的数据掩码算法。根据实施例，通过DM总线的智能交换(同时将其集成到BIMC系统中)来实现掩码控制特征。
根据另一方面，掩码控制可以被配置为用户可选择的。

[0056] 根据先前公开的又一方面，本公开为一个或多个信号提供可编程时延控制(例如，参见图4的示例性控制块416)，而并非依赖于用于每个操作频率的每个操作集合的硬编码时延。在一方面中，可以为以下信号中的一个或多个信号提供可编程时延控制：写入时延；读取(rd_traffic等)时延；读取使能(Read_enable)时延；带有相位控制的IE/OE可编程时延；可编程数据极性时延；禁止数据(Inhibit_data)比较、或期望数据(Expect_data)命令选择、以及选通时延，仅举几个示例。应当指出，先前已知的系统中的硬编码时延产生巨大的操作集合区域。当前可编程时延控制提供了大约30％的操作集合区域的减少。更进一步地，应当指出，可编程时延控制提供了支持若干个不同时延(包括JEDEC时延)的能力。

[0057] 图11图示了用于在BIMC中实现和操作MBIST的示例性方法1100。如所图示的，方法1100包括：如框1102所示，在BIMC中发起MBIST操作。框1102的发起过程可以包括：放置或生成MBIST逻辑(例如，图3中的302)并且连接MBIST逻辑或使MBIST逻辑与存储器设备或存储器接口(例如，104和206)通信。作为一个示例，框1102的过程可以由BIMC 102以及用于发布BIST使能信号310的其他控制器或逻辑来实现。

[0058] 方法1100还包括：如框1104所示，在测试存储器设备时，使用存储器转换逻辑(例如，410、500、600)将来自MBIST逻辑的一个或多个命令和数据转换为格式与DDR存储器/存储器接口兼容的信号。

[0059] 更进一步地，方法1100还可以包括MBIST逻辑，MBIST逻辑被配置为在MC或BIMC的频率下进行操作，其中MC操作的频率小于至少存储器设备的操作频率，并且在一方面中，MBIST逻辑(例如，112或其组件逻辑)被配置为接收用于在小于存储器设备的操作频率的频率下进行测试的信号。在特定方面中，BIMC和MBIST逻辑的操作频率大约为至少一个存储器设备的操作频率的一半。当BIMC和MBIST的操作频率是存储器设备的频率的一半时，MBIST逻辑还被配置为在每个BIMC时钟周期内向至少一个存储器设备提供大约两倍于正常输出的MBIST的输出处的数据的数据。MBIST逻辑所输出的数据可以包括以下各项中的一项或多项：CA信令、CKE信令、CS/信令、DQ信令、或DQS信令。

[0060] 根据另一方面，MBIST逻辑可以被配置为并入到传统BIMC中，从而避免了对自定义BIMC的需求。如前所述，这可以通过使用软件工具来实现，该软件工具能够配置内部BIMC逻辑/电路以配置MBIST逻辑或用于MBIST逻辑。根据另一方面，所公开的转换还通过存储器转换逻辑或存储器表示来执行，该存储器转换逻辑或存储器表示包括有限状态机(FSM)的使用，该有限状态机包括被配置为将命令和数据转换为与存储器设备和耦合在MBIST逻辑与存储器设备之间的存储器接口兼容的格式的转换逻辑。

[0061] 在又一方面中，MBIST逻辑还可以包括相位控制支持逻辑，该相位控制支持逻辑被配置为在第一相位模式或第二相位模式中的任一相位模式上发出命令或数据中的至少一个，该相位控制支持逻辑包括交换机构，该交换机构被配置为将数据总线和CA总线移位大约BIMC时钟周期的一半。在再一方面中，MBIST逻辑还包括数据掩码控制逻辑，该数据掩码控制逻辑被配置为用于依赖于为至少一个存储器设备的类型配置的特定算法的对数据掩码(DM)序列的可编程选择。数据掩码控制逻辑还可以被配置为使用组写入使能功能和交换机构来实现自定义算法所需的不同DM序列。

[0062] 在又一方面中，MBIST逻辑还可以包括可编程时延控制逻辑，该可编程时延控制逻辑被配置为针对MBIST中的一个或多个信号提供时延控制。应当指出，一个或多个信号包括以下各项中的一项或多项：写入信号、读取信号、读取使能(Read_enable)信号、带有相位控制的IE/OE可编程时延信号、可编程数据极性时延信号、禁止数据(Inhibit_data)比较信号、数据命令选择信号、以及选通时延信号。在又一方面中，MBIST逻辑还可以包括存储器表示逻辑，该存储器表示逻辑被配置为向MBIST逻辑模拟本地存储器设备。

[0063] 图12图示了用于在BIMC中实现MBIST的另一示例性方法1200的流程图。在方法1200中，第一过程1202包括：首先在传统BIMC内(诸如利用存储器配置工具或软件/固件)配置MBIST来实现MBIST逻辑，该MBIST逻辑包括诸如MBIST控制器402、MBIST接口逻辑404、以及存储器表示406中的一个或多个之类的逻辑、以及用于外部指令的接口(诸如耦合到JTAG接口316的TAP 408)。更进一步地，MBIST配置可以包括存储器表示406内的FSM和转换逻辑
410的配置。

[0064] 在框1202中配置了MBIST之后，方法1200还包括：如框1204所示，发起MBIST操作，发起该MBIST操作包括：将MBIST切换为通信耦合到存储器接口。框1204中的该过程可以包括：在BIST使能信号310的控制下使用多路复用器314以及存储器接口206中的多路复用器208进行BIST使能。

[0065] 更进一步地，方法1200包括：将来自MBIST逻辑的一个或多个命令/数据转换为被存储器设备识别的格式的信号，以用于测试存储器设备并且用于实现包括写入操作和读取操作两者的存储器表示。

[0066] 图13是图示了用于采用处理系统1314的示例性用户设备(UE)1300或移动站的硬件实现方式的示例的概念图。根据本公开的各个方面，元件或元件的任何部分或元件的任何组合可以通过包括一个或多个处理器1304的处理系统1314来实现。处理系统1314可以是包括总线接口1308、总线1302、存储器1305(例如，一个或多个堆叠式LPDDR4存储器)、处理器1304以及计算机可读介质1306的体系架构。更进一步地，UE 1300可以包括用户接口1312和收发器1310。

[0067] 在本公开的一些方面中，处理器1304可以包括MBIST(和BIMC)控制电路1340，MBIST(和BIMC)控制电路1340被配置为用于与测试存储器1305有关的各种功能。例如，电路1340可以被配置为实现上文关于图2至图12所描述的功能或电路/逻辑中的一项或多项。更进一步地，处理系统1314、处理器1304和/或MBIST控制电路1340中的一个或多个以及它们的等同物可以构成用于设置、配置、建立或确定用于测试DDR存储器的MBIST控制的装置。

[0068] 在本公开的一些其他方面中，处理器1304可以包括MBIST配置逻辑或电路1342，MBIST配置逻辑或电路1342被配置为用于与配置MBIST有关的各种功能。例如，电路1340可以被配置为实现上文关于图2至图12所描述的功能或电路/逻辑中的一项或多项。更进一步地，处理系统1314、处理器1304和/或MBIST配置逻辑1342中的一个或多个以及它们的等同物可以构成用于设置、配置、建立或确定用于测试DDR存储器的MBIST控制的装置。

[0069] 处理系统1314中的一个或多个处理器1304可以执行软件。软件应当广义地解释为意指指令、指令集合、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能等等，无论是被称为软件、固件、中间件、微码、硬件描述语言还是其他形式。软件可以驻留在计算机可读介质1306上。计算机可读介质1306可以是非暂态计算机可读介质。非暂态计算机可读介质包括例如磁存储器设备(例如，硬盘、软盘、磁条)、光盘(例如，光盘(CD)或数字通用盘(DVD))、智能卡、闪存设备(例如，卡、棒、或键驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、寄存器、可移动磁盘、以及用于存储可以由计算机访问和读取的软件和/或指令的任何其他合适介质。例如，计算机可读介质还可以包括载波、传输线路以及用于传输可以被计算机访问和读取的软件和/或指令的任何其他合适介质。计算机可读介质1306可以驻留在处理系统1314中、在处理系统1314外部、或者分布在包括处理系统1314的多个实体中。计算机可读介质1306可以体现在计算机程序产品中。通过示例，计算机程序产品可以包括封装材料中的计算机可读介质。本领域技术人员应当认识到依据特定应用和施加于整个系统的总体设计约束而如何最佳地实现在整个本公开中所给出的描述功能。

[0070] 在一个或多个示例中，计算机可读存储介质1306可以包括软件或代码1352，软件或代码1352被配置为用于各种功能，这些功能包括例如设置、配置、建立或确定DDR存储器(诸如堆叠式LPDDR4存储器)的MBIST测试。例如，软件或代码1352可以被配置为实现上文关于图2至图12所描述的功能中的一个或多个功能，其包括例如图11中的框1104。

[0071] 介质1306还可以包括软件或代码1354，软件或代码1354被配置为用于各种功能，这些功能包括例如设置、配置或建立MBIST控制器。例如，软件或代码1354可以被配置为实现上文关于图2至图12所描述的功能中的一个或多个功能，其包括例如图12中的框1202。

[0072] 在其他方面中，可以在UE 1300中实现的装置可以包括存储器(例如，1305)，该存储器接收用于测试该存储器的一个或多个指令，其中该指令包括用于在存储器控制器(MC)内发起MBIST操作的命令，发起该MBIST操作包括：使MBIST逻辑与存储器设备通信。进一步地，该指令可以包括用于利用存储器转换逻辑将用于测试存储器设备的来自MBIST逻辑的一个或多个命令和数据转换为格式与存储器设备兼容的信号的命令。

[0073] 鉴于前述内容，本领域技术人员应当领会，当前公开的方法和装置提供了一种存储器测试控制器设计，该设计实现并支持堆叠式存储器以及特定示例中的LPDDR4存储器的广泛算法测试，其中该存储器测试控制器可以以最少的修改添加到现有设计中。进一步地，由于如上文所讨论的将转换FSM和MBIST用于存储器解码器，因此能够使用MBIST来支持DDR兼容操作。还进一步地，拆分的LPDDR4命令可以很容易得到支持(例如，activate-1-activate-2、Write-1-cas-2等)。附加地，在LPDDR4的情况下，特定操作(如数据总线倒置(DBI)特征)或供应商特定测试模式和操作(如裸片-id读取)可以容易通过本方法和装置来支持。

[0074] 而且，本领域技术人员应当领会，可以支持与校准有关的LPDDR4操作(例如，DQ校准、DQ锁存、MPC校准等)。此外，字节特定MRR读取被启用。

[0075] 图2、图3、图4、图5、图6、图11和/或图12中所图示的部件、步骤、特征和/或功能中的一个或多个部件、步骤、特征和/或功能可以重新布置和/或组合为单个部件、步骤、特征或功能，或体现为几个部件、步骤或功能。在不脱离本发明的情况下，还可以添加附加元件、部件、步骤和/或功能。

[0076] 附图中所示的部件、步骤、特征和/或功能中的一个或多个部件、步骤、特征和/或功能可以重新布置和/或组合为单个部件、步骤、特征或功能，或者体现为几个部件、步骤或功能。在不脱离本文中所公开的新颖特征的情况下，还可以添加附加元件、部件、步骤和/或功能。图中所示的装置、设备和/或部件可以被配置为执行图中所描述的方法、特征或步骤中的一个或多个方法、特征或步骤。本文中所描述的新颖算法还可以有效地以软件实现和/或嵌入在硬件中。

[0077] 单词“示例性”在本文中用来意指“用作示例、实例或说明”。本文中被描述为“示例性”的任何实现方式或方面不必被解释为比本公开的其他方面优选或有利。同样，术语“方面”并不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文中使用术语“耦合”来指两个对象之间的直接或间接耦合。例如，如果对象A物理接触对象B，并且对象B接触对象C，则即使对象A和C彼此之间没有直接物理接触，它们仍然可以被视为彼此耦合。

[0078] 此外，应当指出，实施例可以被描述为过程，该过程被描绘为流程图表、流程图、结构图或框图。尽管流程图表可以将操作描述为顺序过程，但是操作中的许多操作可以并行或同时执行。另外，可以重新布置操作次序。当其操作完成时，过程终止。过程可以对应于方法、功能、过程、子例程、子程序等。当过程对应于功能时，其终止对应于该功能返回到调用功能或主功能。

[0079] 此外，存储介质可以表示用于存储数据的一个或多个设备，其包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光学存储介质、闪存设备、和/或用于存储信息的其他机器可读介质。术语“计算机可读介质”、“机器可读介质”或“机器可读存储介质”包括但不限于便携式或固定存储器设备、光学存储设备、无线信道、以及能够存储、包含、或携带(多个)指令和/或数据的各种其他介质。更进一步地，在本公开的各方面中，可以提供存储计算机可执行代码的非暂态计算机可读介质。这种代码可以被配置为用于使得计算机：在存储器控制器(MC)内实现被配置为用于测试至少一个存储器设备的存储器内置自测试(MBIST)功能或等效逻辑功能。进一步地，该代码可以使得计算机使用MBIST功能将用于测试至少一个存储器设备的信号转换为由至少一个存储器设备所使用的格式的信号。

[0080] 更进一步地，实施例可以通过硬件、软件、固件、中间件、微代码或其任何组合来实现。当以软件、固件、中间件或微代码来实现时，用于执行必要任务的程序代码或代码段可以存储在诸如存储介质或(多个)其他存储装置的机器可读介质中。处理器可以执行必要任务。代码段可以表示过程、功能、子程序、程序、例程、子例程、模块、软件包、类、或者指令、数据结构或程序语句的任意组合。通过传递和/或接收信息、数据、自变量、参数或存储器内容，代码段可以耦合到另一代码段或硬件电路。信息、自变量、参数、数据等可以经由任何合适手段传递、转发或传输，这些合适手段包括存储器共享、消息传递、令牌传递、网络传输等。

[0081] 结合本文中所公开的示例描述的各种说明性逻辑块、模块、电路(例如，处理电路)、元件和/或部件可以通过被设计为执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑部件、分立门或晶体管逻辑、分立硬件部件或其任何组合来实现或执行。通用处理器可以是微处理器，但是在备选方案中，处理器可以是任何传统处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算部件的组合，例如，DSP和微处理器的组合、若干个微处理器、与DSP核结合的一个或多个微处理器、或任何其他这种配置。

[0082] 结合本文中所公开的示例描述的方法或算法可以以处理单元、编程指令或其他方向的形式在硬件中、在能够由处理器执行的软件模块中、或两者的组合中体现，并且可以包含在单个设备中或分布在多个设备中。软件模块可以驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动磁盘、CD-ROM、或本领域已知的任何其他形式的存储介质中。存储介质可以耦合到处理器，使得处理器可以从该存储介质读取信息，以及可以向该存储介质写入信息。可替代地，存储介质可以与处理器集成在一起。

[0083] 本领域技术人员应当进一步领会，结合本文中所公开的实施例描述的各种说明性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件、或两者的组合。为了清楚地说明硬件和软件的这种可互换性，上文在其功能方面对各种说明性部件、块、模块、电路和步骤进行了总体描述。这种功能是实现为硬件还是软件取决于特定应用和施加于整个系统上的设计约束。

[0084] 在不脱离本发明的情况下，可以在不同的系统中实现本文中所描述的本发明的各种特征。应当指出，本公开的前述方面仅仅是示例，并且不应解释为限制本发明。本公开的各方面的描述旨在是说明性的，而非限制权利要求的范围。如此，本教导可以容易地应用于其他类型的装置，并且许多备选方案、修改和变化对于本领域技术人员而言是显而易见的。

标题	发布/更新时间	阅读量
用于无线通信中的覆盖增强的公共搜索空间设计	2020-05-12	141
一种通信方法和装置	2020-05-12	219
加热装置	2020-05-11	588
无线通信的方法、终端设备和网络设备	2020-05-13	540
具有经过粗化处理的铜表面的物体	2020-05-11	610
发热装置及其用途	2020-05-11	112
用户装置及基站装置	2020-05-12	578
上行链路功率控制	2020-05-13	915
解调参考信号的附加数据以及控制区域中的数据复用的有效信令的改进	2020-05-12	586
无线通信系统及用于处理无线通信增强切换的方法	2020-05-13	281

堆叠式DDR存储器的存储器测试控制

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