低修改费用专用组件
专利汇可以提供低修改费用专用组件专利检索，专利查询，专利分析的服务。并且专用组件ASIC除了为已提供的功能组必须的插脚数之外,具有额外的插脚作为以后 修改 的备用。为几何上可均匀分布安排的、并用作输入端或输出端的额外插脚预留 缓冲器 ,边界扫描设备以及必要时逻辑基本功能。在再设计时,尤其在只有较小设计修改时,可以显著减少开发成本和时间的化费。，下面是低修改费用专用组件专利的具体信息内容。
1．按照用户参数(ASIC)的、包含集成电路的组件，该组件具 有分配给其插脚的用于接收或输出电信号的设备、尤其是用于测试目 的的、按照IEEE标准IEEE 1149.1a的边界扫描设备，该组件配备了 为预定的组件功能必须的插脚数，其特征为，
除了必要的插脚数之外，额外安排了空闲的插脚，其中给空闲的 插脚各分派边界扫描设备。
2．按照权利要求1所述的组件，其特征为，
给空闲的插脚配备逻辑功能。
3．根据前述权利要求之一所述的组件，其特征为，
给空闲的插脚各分配一个触发器。
4．根据前述权利要求之一所述的组件，其特征为，
空闲的插脚均匀地分布到必要的插脚上。
5．根据前述权利要求之一所述的组件，其特征为，
为了接收信号预留的空闲插脚按照NAND树原理布线。
本申请对象涉及按照用户参数(ASIC)的、包含集成电路的组件， 该组件具有分配给其插脚的、用于接收或输出电信号的设备，尤其是 用于测试目的的、按照IEEE标准IEEE 1149.1a的边界扫描 (Boundary-Scan)设备，该组件配备了为预定的组件功能必须的插脚 数。
为了解决电路技术类型的用户专有的、提出的问题，采用专用集 成电路ASIC。
由Elektronik(电子学)23/1997 114-122页包含按照标准IEEE 1149.1a的边界扫描设备的专用组件原则上是众知的。
如果需要预定的专用组件ASIC对变化了的参数匹配，则传统上， 修改必须有完整的设计阶段、布局阶段和测试阶段。
作为本申请对象基础的问题是：为了用户专用组件修改，尤其在 只有较少设计修改的情况下降低有关开发成本和时间的开销。
在通过前序部分标志勾画出其轮廓的对象，本问题通过权利要求 1的特征部分的特征解决。
本申请对象具有以下优点：
-对于新的连接头(插脚)不需要改变边界扫描逻辑，在顶平面 的布线和插入输入输出缓冲器及其模似，因为可以使用备用插脚。
-取消建立新的BSDL(边界扫描描述语言)文件和取消新的边界 扫描试验图形。
-没有与ASIC制造厂商定的新插脚连接。
-在NAND(与非)树上没有改变，
-有关节拍树和SSO(Simultaneously Switching Outputs)没 有改变。
-再设计的错误慨率显著下降，因为较小改变(少改变较少错 误)，
-有关插脚，JTAG(例如BSDL)的文件保持在同一状态下，
-简化再设计的模拟，因为没有新的插脚出现，
-ASIC制造厂以比必须使用新的逻辑元件、且必影响总布局时低 的成本提供用户专用的、只要求限制在金属化面上的组件的改变；申 请对象通过改变内部布线提供逻辑功能改变的可能性，这在充分利用 只要求限制在金属化面上的改变的可能性情况下是能以低成本实现 的，
-以该省钱和省时间的方式可以实现再设计的慨率显著提高。
本申请对象的有益扩展在附属权利要求内叙述。
本申请对象作为实施例在为理解必要的篇幅内依靠附图详细说明 如下，即：
图1示出在ASIC内实现本申请对象的原理图。
在实现未详细示出的用户专用组件ASIC(Application Specific Integrated Circuit专用集成电路)中的集成电路IC时，为了实现 规定的功能性必需给定的插脚数。根据标准IEEE 1149.1a，把插脚 分配给可连接边界扫描列的用于测试目的的设备，尤其是边界扫描单 元BSZIo..BSZIn,BSZ1o..BSZOm(代表：Boundary-Scall-Zell Input 或Boundary-Scan-Zelle Output)
根据申请，除了必须的插脚数之外，如图1中原理图所示，预留 与其它设备连接的额外的空闲插脚RI1..RIn,RO1..ROm(代表： Reserve Input或Reserve Output)。其它设备涉及为每一插脚分 配的边界扫描单元，在必要时，涉及附加的逻辑功能，例如触发器。 在图1上部示出了用作输出端输出电信号的插脚RO1..ROm(代表： Reserve-Output)的实施形式，以及下部示出了用作输入端接收电信 号的插脚RI1..RIn(代表Reserve Input)的实施形式。
输入端RI1..RIn经各缓冲电路IB1..IBn(代表Input Buffer) 与从属的边界扫描单元BSZI1 BSZIn连接。多个输入端的边界扫描单 元能联合成一个块BSZBI(代表Boundary-Scan-Zellen-Block Input)。对输入端RI1..RIn，在集成电路的半导体衬底上预留区域 RPI(代表Reserve Plane Input)，其中对多个输入端RI1..RIn可 以预留一公共区域。输入端RI1..RIn可与安排在预留区域上的触发 器RI1FF..RInFF(代表可安排在预留区域上的Reserve-Input Flip-Flop)连接。提供的预留区域用于在原始实施时刻还不知道的、 然而在以后的时刻，例如在再设计集成电路时有必要实施的其它功能 性。在该预留区域可以已经提供简单的逻辑电路，例如逻辑门电路和 /或触发电路用于以后的再设计。在原始的实施ASIC情况下，在运行 时输入端RI1..RIn可固定地处于逻辑状态‘0’或‘1’。
在申请对象的框架内，下述措施对作为备用输入端预留的插脚有 重要性，
-安装输入缓冲器
-提供BS单元及其上面布线以及实现必要的模拟
-输入端的NAND树形布线。
输出端RO1..ROm与具有选通插脚En1..Enm(代表：Enable)的 从属的缓冲器电路OB1..OBm(代表：Output Buffer)连接，其中缓 冲器电路的输入端与边界扫描单元BSZO1..BSZOm连接。多个输出端 的边界扫描单元可以组合成一个块BSZBO(代表：Boundarg-Scan- Zellen Block Output)。对一个输出端RO1..ROm而言，在集成电 路的半导体衬底上预留一区域RPO(代表：Reserve Plane Output)， 其中对多个输出端RO1..ROm可以预留一公共区域。提供的该预留区 域RPO用于在原始实施时刻还不知道的、然而在以后的时刻，例如在 再设计集成电路时有必要实施的其它功能性。在预留区域上可以已经 提供简单的逻辑电路，例如为在以后的再设计中应用的逻辑门电路和 /或触发电路。在原始实施ASIC情况下，在运行时输出端RO1..ROm 可固定地处在逻辑状态“0”或“1”。
输出端RO1..ROm可与安排在预留区域上的触发器RI1FF..RInFF (代表：Reserve-Input Flip-Flop)连接，该触发器可以安排在预 留区域上。
在申请对象的框架内下述措施对作为备用输出端预留的插脚具有 重要性，
-安装输出缓冲器
-提供BS单元和为输出缓冲器的起动信号及其上面布线以及实 现所需要的模拟
-对以后的使用的可能的空闲逻辑电路(FF，最简单的门电路)。
因此在申请对象中在ASIC未利用的ASIC插脚(备用插脚)和触 发器(备用FF)作为用于可能的再设计的静止的储备执行。备用管脚 几何上均匀分布到ASIC的四侧。备用的FF分别连接到备用的管脚的 输入缓冲器或输出缓冲器上。
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