技术领域
[0001] 本
发明涉及柔性直流输电技术领域，特别是涉及一种模块化多电平换流器的并行控制系统及方法。
背景技术
[0002] 柔性直流输电技术(voltage source converter based high voltage direct current，VSC-HVDC)技术是以可关断器件和
脉宽调制技术为
基础的新型直流输电技术。其中，模块化多电平换流器(modular multilevel converter，MMC)克服了二三电平换流器对器件
开关一致性的要求，且具备
开关损耗低、
波形质量好等优势，已成为柔性直流输电的首选拓扑，并在学术界和工业界得到了广泛的研究和应用。
[0003] MMC的优势来自于其子模块(sub-module，SM)级联的独特结构，通过分散在各子模块内部的电容实现交直流之间的
能量传递。但随着柔性直流向高压大容量方向发展，MMC桥臂
串联的子模块可高达数百个，每个子模块需独立控制，给MMC控制系统设计和实现带来诸多挑战。控制装置间的大量数据通信及控制计算耗时导致MMC控制链路延时难以减小，实际工程实测延时高达600-700μs。长控制链路延时不但会恶化系统动态特性，甚至造成系统振荡失稳。
发明内容
[0004] 本发明的目的是提供一种模块化多电平换流器的并行控制系统及方法，以减小控制链路延时，避免模块化多电平换流器的系统动态特性恶化和系统振荡失稳。
[0005] 为实现上述目的，本发明提供了如下方案：
[0006] 一种模块化多电平换流器的并行控制系统，所述并行控制系统包括：采集模块、并行排序网络模块、并行调制波生成模块和触发
信号生成模块；
[0007] 所述采集模块的输入端与模块化多电平换流器连接，用于获取所述模块化电平换流器的运行信息，所述运行信息包括模块化多电平换流器的交流侧三相
电压、交流侧三相
电流、各个桥臂的各个子模块的模块电容电压和桥臂电流；
[0008] 所述采集模块的第一输出端与所述并行排序网络模块的输入端连接，所述并行排序网络模块的输出端与所述触发信号生成模块的第一输入端连接，所述并行排序网络模块用于对所述采集模块采集的各个桥臂的各个子模块的模块电容电压进行并行排序，并将模块电容电压排序结果发送给所述触发信号生成模块；
[0009] 所述采集模块的第二输出端与所述并行调制波生成模块的输入端连接，所述并行调制波生成模块的输出端与所述触发信号生成模块的第二输入端连接，所述并行调制波生成模块，用于对所述采集模块采集的交流侧
三相电压进行
锁相环控制、环流抑制、park变换、双闭环控制和最近电平调制获取模块化多电平换流器的各个桥臂的调制波，并将每个桥臂的调制波发送给所述触发信号生成模块；
[0010] 所述采集模块的第三输出端与所述触发信号生成模块的第三输入端连接，所述触发信号生成模块的输出端与所述模块化多电平换流器的控制端连接，所述触发信号生成模块用于根据所述模块电容电压排序结果、每个桥臂的调制波和所述桥臂电流，对所述模块化多电平换流器的各个子模块进行投切选择，生成每个子模块的触发信号，控制所述模块化多电平换流器的各个子模块的状态。
[0011] 可选的，所述并行调制波生成模块包括
锁相环子模块、park变换及闭环控制子模块、环流抑制子模块和最近电平调制子模块；
[0012] 所述采集模块的第二输出端与所述锁相环子模块的输入端连接；
[0013] 所述锁相环子模块的第一输出端和第二输出端与所述park变换及闭环控制子模块的输入端连接，所述park变换及闭环控制子模块的输出端与所述最近电平调制子模块的第一输入端连接；
[0014] 所述锁相环子模块的第二输出端与所述环流抑制子模块的输入端连接，所述环流抑制子模块的输出端与所述最近电平调制子模块的第二输入端连接，所述最近电平调制子模块的输出端与所述触发信号生成模块的第二输入端连接。
[0015] 可选的，所述park变换及闭环控制子模块包括并行park变换单元、外环控制单元，内环控制单元。
[0016] 所述锁相环子模块的第一输出端和第二输出端分别与所述并行park变换单元的输入端连接，所述并行park变换单元的输出端与所述外环控制单元的输入端连接，所述并行park变换单元的输出端和所述外环控制单元的输出端分别与所述内环控制单元的第一输入端和第二输入端连接，所述内环控制单元的输出端与所述最近电平调制子模块的第一输入端连接；
[0017] 可选的，所述并行park变换单元包括电压park变换子单元和电流park变换子单元；
[0018] 所述电压park变换子单元的输入端与所述锁相环子模块的第一输出端连接，所述电流park变换单元的输入端与所述锁相环子模块的第二输出端连接，所述电压park变换子单元的输出端和所述电流park变换子单元的输出端均与所述外环控制
电路的输入端和内环控制电路的第一输入端连接。
[0019] 可选的，所述并行排序网络模块、并行调制波生成模块和触发信号生成模块集成在FPGA芯片上。
[0020] 一种模块化多电平换流器的并行控制方法，所述并行控制方法包括如下步骤：
[0021] 获取模块化电平换流器的运行信息，所述运行信息包括模块化多电平换流器的交流侧三相电压、交流侧
三相电流、各个桥臂的各个子模块的模块电容电压和桥臂电流；
[0022] 对各个桥臂的各个子模块的模块电容电压进行并行排序，获得模块电容电压排序结果；
[0023] 对交流侧三相电压进行锁相环控制、环流抑制、park变换、双闭环控制和最近电平调制，获取模块化多电平换流器的各个桥臂的调制波；
[0024] 根据所述模块电容电压排序结果、每个桥臂的调制波和所述桥臂电流，对所述模块化多电平换流器的各个子模块进行投切选择，生成每个子模块的触发信号，控制所述模块化多电平换流器的各个子模块的状态。
[0025] 可选的，所述对交流侧三相电压进行锁相环控制、环流抑制、park变换、双闭环控制和最近电平调制，获取模块化多电平换流器的各个桥臂的调制波，具体包括：
[0026] 对所述交流侧三相电压进行锁相环控制，确定A相电压的相
角正弦值和相角余弦值；
[0027] 根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行的park变换和双闭环控制获得内环控制结果；
[0028] 根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行环流抑制，获得环流抑制结果；
[0029] 根据所述内环控制结果和所述环流抑制结果，通过最近电平调制，获得模块化多电平换流器的各个桥臂的调制波。
[0030] 可选的，所述根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行的park变换和双闭环控制获得内环控制结果，具体包括：
[0031] 根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行并行的park变换，获得park变换结果；
[0032] 根据对所述park变换结果进行外环控制，获得外环控制结果；
[0033] 根据所述外环控制结果对所述park变换结果进行内环控制，获得内环控制结果。
[0034] 可选的，所述根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行并行的park变换，获得park变换结果，具体包括：
[0035] 根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压进行park变换，获得电压park变换结果；
[0036] 根据所述相角正弦值和所述相角余弦值对所述交流侧三相电流进行park比变换，获得电流park变换结果。
[0037] 根据本发明提供的具体
实施例，本发明公开了以下技术效果：
[0038] 本发明提出了一种模块化多电平换流器的并行控制系统及方法。本发明的并行控制系统包括：采集模块、并行排序网络模块、并行调制波生成模块和触发信号生成模块；采集模块采集的信号输出给并行排序网络模块、并行调制波生成模块和出发信号生成模块；其中的，并行排序网络模块与并行调制波生成模块之间互不影响可以并行执行，将其应用于并行设计
控制器即可实现并行执行，在保证控制效果的前提下，降低控制器的计算耗时，减小了控制链路延时，一定程度上避免了模块化多电平换流器的系统动态特性恶化和系统振荡失稳。
[0039] 本发明的并行排序网络模块还采用平行排序网络对子模块电容电压进行排序，加快了排序处理速度，进一步降低了控制器的计算耗时。
[0040] 本发明的并行调制波生成模块中的park变换及闭环控制子模块和环流抑制子模块可以并行执行，并行park变换单元的电压park变换子单元和电流park变换子单元可以并行执行，加快了调制波生成的速度，进一步降低了控制器的计算耗时。
附图说明
[0041] 为了更清楚地说明本发明实施例或
现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0042] 图1为本发明提供的一种模块化多电平换流器的并行控制系统的结构示意图；
[0043] 图2为本发明提供的一种模块化多电平换流器的并行控制方法的
流程图；
[0044] 图3为本发明提供的具体的实施例中的单端MMC系统仿真模型图；
[0045] 图4为本发明提供的具体的实施例中的比例-积分控制原理示意图；
[0046] 图5为本发明提供的具体的实施例中的锁相环控制原理示意图；
[0047] 图6为本发明提供的具体的实施例中的并行控制时序图；
[0048] 图7为本发明提供的具体的实施例中的仿真实验结果图。
具体实施方式
[0049] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0050] 本发明的目的是提供一种模块化多电平换流器的并行控制系统及方法，以减小控制链路延时，避免模块化多电平换流器的系统动态特性恶化和系统振荡失稳。
[0051] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
[0052] 为了实现上述目的本发明提供一种模块化多电平换流器的并行控制系统，如图1所述，所述并行控制系统包括：采集模块1、并行排序网络模块2、并行调制波生成模块3和触发信号生成模块4；所述采集模块1的输入端与模块化多电平换流器连接，用于获取所述模块化电平换流器的运行信息，所述运行信息包括模块化多电平换流器的交流侧三相电压、交流侧三相电流、各个桥臂的各个子模块的模块电容电压和桥臂电流；所述采集模块1的第一输出端与所述并行排序网络模块2的输入端连接，所述并行排序网络模块2的输出端与所述触发信号生成模块4的第一输入端连接，所述并行排序网络模块2用于对所述采集模块1采集的各个桥臂的各个子模块的模块电容电压进行并行排序，并将模块电容电压排序结果发送给所述触发信号生成模块4；所述采集模块1的第二输出端与所述并行调制波生成模块3的输入端连接，所述并行调制波生成模块3的输出端与所述触发信号生成模块4的第二输入端连接，所述并行调制波生成模块3，用于对所述采集模块1采集的交流侧三相电压进行锁相环控制、环流抑制、park变换、双闭环控制和最近电平调制获取模块化多电平换流器的各个桥臂的调制波，并将每个桥臂的调制波发送给所述触发信号生成模块4；所述采集模块
1的第三输出端与所述触发信号生成模块4的第三输入端连接，所述触发信号生成模块4的输出端与所述模块化多电平换流器的控制端连接，所述触发信号生成模块4用于根据所述模块电容电压排序结果、每个桥臂的调制波和所述桥臂电流，对所述模块化多电平换流器的各个子模块进行投切选择，生成每个子模块的触发信号，控制所述模块化多电平换流器的各个子模块的状态。
[0053] 本发明的并行排序网络模块2与并行调制波生成模块3之间互不影响可以并行执行，将其应用于并行设计控制器即可实现并行执行，在保证控制效果的前提下，降低控制器的计算耗时，减小了控制链路延时，一定程度上避免了模块化多电平换流器的系统动态特性恶化和系统振荡失稳。
[0054] 其中，所述并行调制波生成模块3包括锁相环子模块、park变换及闭环控制子模块、环流抑制子模块和最近电平调制子模块；所述采集模块1的第二输出端与所述锁相环子模块的输入端连接；所述锁相环子模块的第一输出端和第二输出端与所述park变换及闭环控制子模块的输入端连接，所述park变换及闭环控制子模块的输出端与所述最近电平调制子模块的第一输入端连接；所述锁相环子模块的第二输出端与所述环流抑制子模块的输入端连接，所述环流抑制子模块的输出端与所述最近电平调制子模块的第二输入端连接，所述最近电平调制子模块的输出端与所述触发信号生成模块4的第二输入端连接。本发明的并行调制波生成模块中的park变换及闭环控制子模块和环流抑制子模块可以并行执行。
[0055] 其中，所述park变换及闭环控制子模块包括并行park变换单元、外环控制单元，内环控制单元、所述锁相环子模块的第一输出端和第二输出端分别与所述并行park变换单元的输入端连接，所述并行park变换单元的输出端与所述外环控制单元的输入端连接，所述并行park变换单元的输出端和所述外环控制单元的输出端分别与所述内环控制单元的第一输入端和第二输入端连接，所述内环控制单元的输出端与所述最近电平调制子模块的第一输入端连接。所述并行park变换单元包括电压park变换子单元和电流park变换子单元；所述电压park变换子单元的输入端与所述锁相环子模块的第一输出端连接，所述电流park变换单元的输入端与所述锁相环子模块的第二输出端连接，所述电压park变换子单元的输出端和所述电流park变换子单元的输出端均与所述外环控制电路的输入端和内环控制电路的第一输入端连接。本发明的并行park变换单元的电压park变换子单元和电流park变换子单元可以并行执行。
[0056] 作为一种具体的实施方式，所述并行排序网络模块2、并行调制波生成模块3和触发信号生成模块4集成在FPGA芯片上，所述采集模块采集的运行信号可输入FPGA芯片，通过并行控制执行，降低控制器的计算耗时，但是本发明的实施不限于FPGA芯片，在任何一款并行设计控制器上均可实现。
[0057] 本发明还提供一种模块化多电平换流器的并行控制方法，如图2所示，所述并行控制方法包括如下步骤：
[0058] 步骤201，获取模块化电平换流器的运行信息，所述运行信息包括模块化多电平换流器的交流侧三相电压、交流侧三相电流、各个桥臂的各个子模块的模块电容电压和各个桥臂的桥臂电流；
[0059] 步骤202，对各个桥臂的各个子模块的模块电容电压进行并行排序，获得模块电容电压排序结果；
[0060] 步骤203，对交流侧三相电压进行锁相环控制、环流抑制、park变换、双闭环控制和最近电平调制，获取模块化多电平换流器的各个桥臂的调制波；
[0061] 步骤204，根据所述模块电容电压排序结果、每个桥臂的调制波和所述桥臂电流，对所述模块化多电平换流器的各个子模块进行投切选择，生成每个子模块的触发信号，控制所述模块化多电平换流器的各个子模块的状态。
[0062] 本发明的步骤202和步骤203可以并行执行。
[0063] 其中步骤203所述对交流侧三相电压进行锁相环控制、环流抑制、park变换、双闭环控制和最近电平调制，获取模块化多电平换流器的各个桥臂的调制波，具体包括：对所述交流侧三相电压进行锁相环控制，确定A相电压的相角正弦值和相角余弦值；根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行的park变换和双闭环控制获得内环控制结果；根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行环流抑制，获得环流抑制结果；根据所述内环控制结果和所述环流抑制结果，通过最近电平调制，获得模块化多电平换流器的各个桥臂的调制波。
[0064] 其中，所述根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行的park变换和双闭环控制获得内环控制结果，具体包括：根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行并行的park变换，获得park变换结果；根据对所述park变换结果进行外环控制，获得外环控制结果；根据所述外环控制结果对所述park变换结果进行内环控制，获得内环控制结果。
[0065] 其中，所述根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压和所述交流侧三相电流进行并行的park变换，获得park变换结果，具体包括：根据所述相角正弦值和所述相角余弦值对所述交流侧三相电压进行park变换，获得电压park变换结果；根据所述相角正弦值和所述相角余弦值对所述交流侧三相电流进行park比变换，获得电流park变换结果。
[0066] 为了验证本发明的并行控制系统及方法的效果，本发明还提供一个具体的实施例。
[0067] 本实施例以Xilinx公司生成的ML605-FPGA开发板，配有Virtex-6系列XC6VLX240T-1FFG1156芯片，采用的FPGA时钟为200MHz，控制周期为10μs。
[0068] 本实例中模块化多电平换流器(Modular Multilevel Converter,MMC)在实时数字仿真器(real-time digital simulator,RTDS)上搭建，采用一个单端MMC系统来验证本发明所设计的控制器控制效果。单端MMC换流器如附图3所示，单端MMC换流器的系统参数如表1所示。单端MMC换流站采用定有功功率、定
无功功率控制。
[0069] 表1单端MMC换流器的系统参数
[0070]
[0071] 按照本发明的系统及方法实现单端MMC换流器的并行控制的具体实施方法如下：
[0072] FPGA采集接收模块化多电平换流器的运行信息：交流侧三相电压Usi，三相电流Isi，子模块电容电压Ucapijk、桥臂电流Iij。其中，下标i＝a、b、c，分别表示abc三相；j＝u、l分别表示上桥臂和下桥臂；k＝1,2,…,N，表示桥臂中的子模块编号。
[0073] 如图4所示比例-积分(PI)环节的计算
框图，PI环节在锁相环、内环控制、外环控制、环流抑制中均有使用。PI环节的传递函数为：
[0074] GPI(s)＝kp+ki/s
[0075] 其中，kp为比例系数，ki为积分系数。
[0076] 采用Tustin变换将其从s域转到z域，则有：
[0077]
[0078] 其中，T为控制周期，x(n)和x(n-1)分别为当前时刻和上一时刻的输入，y(n)和y(n-1)分别为当前时刻和上一时刻的输出。式中涉及到的乘法及加法运算采用专用IP核完成，同时y(n-1)和x(n-1)是通过将y(n)和x(n)寄存器缓存一个周期得到。
[0079] 附图5所示为锁相环的计算框图。FPGA根据根据交流侧三相电压Usi，执行锁相环控制计算，得到A相电压相角θ，并通过FPGA的CORDIC运算得到sinθ和cosθ值。在执行锁相环计算的同时，FPGA通过排序网络将6个桥臂的子模块电容电压进行排序，且6个桥臂的排序过程并行执行，得到电压排
序列表。
[0080] 具体的，根据锁相得到的sinθ和cosθ，将Usi和Isi进行Park变换得到Usd、Usq、Isd、Isq。同时根据桥臂电流计算得到环流并转换为Icird和Icirq，进而通过PI环节进行环流抑制。
[0081] 外环控制是将Pref与P，Qref与Q的差值经过PI环节分别计算得到Idref和Iqref，其中P和Q是根据Usd、Usq、Isd、Isq计算得到，内环控制促使Id
跟踪Idref，Iq跟踪Iqref。最近电平调制根据内环控制输出结果和环流抑制结果，得到各个桥臂的调制波，并转换为各个桥臂待导通子模块个数Nonij。
[0082] 最后，根据子模块电容电压排序结果、最近电平调制结果以及桥臂电流方向，对子模块投切进行选择，生成各子模块的触发信号。具体的生成规则是：当桥臂电流为充电方向时，选取电容电压较小的Non个子模块投入，其与N-Non个子模块
切除；当桥臂电流为放电方向时，选取电容电压较大的Non个子模块投入，其与N-Non个子模块切除。子模块投入对应于附图1中触发信号T1＝1，T2＝0；子模块切除对应于附图1中触发信号T1＝0，T2＝1。
[0083] 附图6所示为控制计算时序图。当
数据采集完毕后，开始进行锁相和电容电压排序；锁相环结果输出后，并行执行电压、电流的Park变换，进而依次执行外环控制、内环控制、最近电平调制。锁相环输出
相位也可用于二倍频环流抑制，因此环流抑制与电压、电流Park变换同步进行。最后，根据调制结果和排序结果生成各个子模块的触发信号。本实例中，锁相环耗时t1＝222Tclk，Park变换耗时，外环控制耗时t3-t2＝69Tclk，内环控制耗时t6-t3＝130Tclk，环流抑制耗时t4-t1＝159Tclk，电容电压排序耗时t5＝455Tclk，触发信号生成耗时t8-t7＝100Tclk，整个控制计算耗时为t8＝589Tclk。本实例中采用200MHz的FPGA时钟，即Tclk＝5ns，控制计算耗时为2.945μs。
[0084] 附图7所示为本实例中潮流反转实验波形图。初始状态时，有功功率整定值为200MW，无功功率整定值为0MVar。在t＝0.4s时，调整有功功率整定值为-200MW，实现潮流反转，并限制有功功率变化率为2000MW/s。附图7(a)为A相上桥臂第1-10个子模块的电容电
压实验波形；附图7(b)为网侧A相交流电压实验波形；附图7(c)为有功功率实验波形；附图7(d)为无功功率实验波形；附图7(e)为A相上桥臂电流实验波形；附图7(f)为网侧A相电流实验波形。从实验结果可以看出，整定值改变后，在所开发控制器作用下，有功功率能够准确跟踪整定值，无功功率未受明显扰动。桥臂电流中
直流分量极性发生反转，网侧电流和桥臂电流中
交流分量均经历由大到小再变大的过程，最终平稳过渡到新的工作点。
[0085] 根据本发明提供的具体实施例，本发明公开了以下技术效果：
[0086] 本发明提出了一种模块化多电平换流器的并行控制系统及方法。本发明的并行控制系统包括：采集模块1、并行排序网络模块2、并行调制波生成模块3和触发信号生成模块4；采集模块1采集的信号输出给并行排序网络模块2、并行调制波生成模块3和出发信号生成模块；其中的，并行排序网络模块2与并行调制波生成模块3之间互不影响可以并行执行，将其应用于并行设计控制器即可实现并行执行，在保证控制效果的前提下，降低控制器的计算耗时，减小了控制链路延时，一定程度上避免了模块化多电平换流器的系统动态特性恶化和系统振荡失稳。
[0087] 本发明的并行排序网络模块2还采用平行排序网络对子模块电容电压进行排序，加快了排序处理速度，进一步降低了控制器的计算耗时。
[0088] 本发明的并行调制波生成模块3中的park变换及闭环控制子模块和环流抑制子模块可以并行执行，并行park变换单元的电压park变换子单元和电流park变换子单元可以并行执行，加快了调制波生成的速度，进一步降低了控制器的计算耗时。
[0089] 本
说明书中等效实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，等效实施例之间相同相似部分互相参见即可。
[0090] 本文中应用了具体个例对发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
