一种统计nand flash busy时间的装置和方法
专利汇可以提供一种统计nand flash busy时间的装置和方法专利检索，专利查询，专利分析的服务。并且本 发明 公开一种统计nand flash busy时间的装置和方法，所述装置包括命令检测模 块 ，用于检测nand flash的操作命令，当有新的命令传输至命令检测模块时，输出flush 信号 ，用于清空FIFO中的内容；同步处理模块，对flash引脚输出的R_Bn信号使用工作时钟进行 采样 和延迟，输出经过同步处理的syn_r_bn信号，该信号与工作时钟同步；计时模块，用于统计syn_r_bn信号为低电平时的时钟上升沿个数，并在syn_r_bn为高电平时，将统计结果写入FIFO；FIFO，用于存储计时模块的统计结果。本发明提高统计时间的精确度，并且计时结果随命令不断刷新，无需 软件 干预。，下面是一种统计nand flash busy时间的装置和方法专利的具体信息内容。
1.一种统计nand flash busy时间的装置，其特征在于：包括
命令检测模块，用于检测nand flash的操作命令，当有新的命令传输至命令检测模块时，输出flush信号，用于清空FIFO中的内容；
同步处理模块，对flash引脚输出的R_Bn信号使用工作时钟进行采样和延迟，输出经过同步处理的syn_r_bn信号，该信号与工作时钟同步；
计时模块，用于统计syn_r_bn信号为低电平时的时钟上升沿个数，并在syn_r_bn为高电平时，将统计结果写入FIFO；
FIFO，用于存储计时模块的统计结果，同时输出FIFO内部状态。
2.根据权利要求1所述的统计nand flash busy时间的装置，其特征在于：命令检测模块根据FIFO内部状态决定flush信号是否有效，若FIFO内部不为空，则命令检测模块输出有效的flush信号，清空FIFO内容，否则无效flush信号，不对FIFO操作。
3.根据权利要求1所述的统计nand flash busy时间的装置，其特征在于：当syn_r_bn为低电平时，使能计时模块，开始计时，当时钟上升沿个数不为0时，高有效timer_cnt_vld信号，当syn_r_bn变为高电平且timer_cnt_vld为高电平时，高有效push信号，将有效的计时结果即时钟上升沿个数写入FIFO，下一时刻，计时模块被高电平syb_r_bn清零，计时模块统计的时钟上升沿个数变为0，同时timer_cnt_vld变为低电平。
4.根据权利要求3所述的统计nand flash busy时间的装置，其特征在于： syn_r_bn信号一路直接连接至计时模块的清零端，另一路经过一个非门连接至计时模块的使能端。
5.根据权利要求3所述的统计nand flash busy时间的装置，其特征在于：FIFO前连接有一个与门，与门的输入端分别连接syn_r_bn信号和timer_cnt_vld信号，与门的输出端输出push信号至FIFO。
6.一种统计nand flash busy时间的方法，其特征在于：包括以下步骤：
S01）、同步处理模块对外部输入的异步R/B_n信号使用工作时钟进行采样和延迟，输出经过同步处理的syn_r_bn信号，该信号与工作时钟同步；
S02）、命令检测模块检测到有效的输入信号New_cmd，该信号表明一次新的命令需要向flash发送，同时该模块检测到FIFO模块输出的状态表明fifo内部不为空，则命令检测模输出有效的flush信号，清空FIFO内容；否则无效flush信号，不对FIFO操作；
S03）、计数模块对syn_r_bn信号低电平时间进行统计，输出有效的时钟上升沿个数，nand flash busy时间为时钟上升沿个数乘以时钟周期，当syn_r_bn为低电平时，使能计时模块，开始计时，当时钟上升沿个数不为0时，高有效timer_cnt_vld信号；当syn_r_bn变为高电平且timer_cnt_vld为高电平时，高有效push信号，将有效的计时结果即时钟上升沿个数写入FIFO；下一时刻，计时模块被高电平syn_r_bn清零，即计时模块统计的时钟上升沿个数变为0，同时timer_cnt_vld变为低电平；
S04）、FIFO存储计时值，外部CPU根据查看需求读取FIFO内存储的计时值，外部CPU若不读取计时值，则在下次新命令执行时，冲掉FIFO中的内容。
7.根据权利要求1所述的统计nand flash busy时间的方法，其特征在于：一次命令执行过程中，syn_r_bn信号有多个低电平，则计时模块被使能多次，记录多次busy时间，每次记录时钟上升沿个数都从0开始统计。
一种统计nand flash busy时间的装置和方法
技术领域
背景技术
发明内容
同步处理模块，对flash引脚输出的R_Bn信号使用工作时钟进行采样和延迟，输出经过同步处理的syn_r_bn信号，该信号与工作时钟同步；
计时模块，用于统计syn_r_bn信号为低电平时的时钟上升沿个数，并在syn_r_bn为高电平时，将统计结果写入FIFO；
FIFO，用于存储计时模块的统计结果，同时输出FIFO内部状态。
S02）、命令检测模块检测到有效的输入信号New_cmd，该信号表明一次新的命令需要向flash发送，同时该模块检测到FIFO模块输出的状态表明fifo内部不为空，则命令检测模输出有效的flush信号，清空FIFO内容；否则无效flush信号，不对FIFO操作；
S03）、计数模块对syn_r_bn信号低电平时间进行统计，输出有效的时钟上升沿个数，nand flash busy时间为时钟上升沿个数乘以时钟周期，当syn_r_bn为低电平时，使能计时模块，开始计时，当时钟上升沿个数不为0时，高有效timer_cnt_vld信号；当syn_r_bn变为高电平且timer_cnt_vld为高电平时，高有效push信号，将有效的计时结果即时钟上升沿个数写入FIFO；下一时刻，计时模块被高电平syn_r_bn清零，即计时模块统计的时钟上升沿个数变为0，同时timer_cnt_vld变为低电平；
S04）、FIFO存储计时值，外部CPU根据查看需求读取FIFO内存储的计时值，外部CPU若不读取计时值，则在下次新命令执行时，冲掉FIFO中的内容。
图3为实施例所述装置的架构图；
图中：clock为工作时钟，timer为计时模块，Timer_cnt为时钟上升沿个数。
具体实施方式
同步处理模块，对flash引脚输出的R_Bn信号使用工作时钟进行采样和延迟，输出经过同步处理的syn_r_bn信号，该信号与工作时钟同步；
计时模块，用于统计syn_r_bn信号为低电平时的时钟上升沿个数，并在syn_r_bn为高电平时，将统计结果写入FIFO；
FIFO，用于存储计时模块的统计结果，同时输出FIFO内部状态（空或满）。
S01）、同步处理模块对外部输入的异步R/B_n信号使用工作时钟进行采样和延迟，输出经过同步处理的syn_r_bn信号，该信号与工作时钟同步；
S02）、命令检测模块检测到有效的输入信号New_cmd，该信号表明一次新的命令需要向flash发送，同时该模块检测到FIFO模块输出的状态表明fifo内部不为空，则命令检测模输出有效的flush信号，清空FIFO内容；否则无效flush信号，不对FIFO操作；
S03）、计数模块对syn_r_bn信号低电平时间进行统计，输出有效的时钟上升沿个数，nand flash busy时间为时钟上升沿个数乘以时钟周期，当syn_r_bn为低电平时，使能计时模块，开始计时，当时钟上升沿个数不为0时，高有效timer_cnt_vld信号；当syn_r_bn变为高电平且timer_cnt_vld为高电平时，高有效push信号，将有效的计时结果即时钟上升沿个数写入FIFO；下一时刻，计时模块被高电平syn_r_bn清零，即计时模块统计的时钟上升沿个数变为0，同时timer_cnt_vld变为低电平；这样保证每次计时值在syn_r_bn为高电平时写入FIFO一次，syn_r_bn为低电平时又重新从0开始计时。
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