技术领域
[0001] 本
发明涉及
信号技术领域,尤其涉及一种基于SERDES的一分四中继器使用方法。
背景技术
[0002] SERDES:是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号,经过传输媒体(光缆或
铜线),最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量,减少所需的传输信道和器件引脚数目,提升信号的传输速度,从而大大降低通信成本。
[0003] 10G Base-T:IEEE802.3an标准,规定通过4对CAT6绞线,要传输到100 米,实际上做到100米传输成本及功耗都相当高,因此市场产品大都小于30米。
[0004] PAM4(4Pulse Amplitude Modulation)信号作为下一代
数据中心中高速信号互联的热
门信号传输技术,被广泛应用于200G/400G
接口的
电信号或
光信号传输。传统的
数字信号最多采用的是NRZ(Non-Return-to-Zero)信号,即采用高、低两种信号电平来表示要传输的数字逻辑信号的1、0信息,每个信号符号周期可以传输1bit的逻辑信息;而PAM信号则可以采用更多的信号电平,从而每个信号符号周期可以传输更多bit的逻辑信息。比如以PAM4信号来说,其采用4 个不同的信号电平来进行信号传输,每个符号周期可以表示2个bit的逻辑信息 (0、1、2、3)。
[0005] 目前,市面上的结构主要为10G接口和25/50G接口为主,10G接口目前有光口与电口两种接口,但是10G接口存在功耗高,成本高的问题同时还存在不支持工业级及军工级接口问题,对工业级及军工来讲,10Gbase-T的成本尚可以接受,但10Baset-T过高的功耗是不可接受的,因为军工产品的
散热是一个非常难,且成本高的问题。
[0006] 25/50G接口主要用于数据中心,对数据中心而言,功耗是非常关键的因素,因为功耗不仅消耗电费,而且会导致系统运行不稳定。
[0007] 过高的光模
块成本导致数据使用光模块的比例不到5%,95%的采用直连
电缆,这就导致了25/50G接口成本高,功耗大的问题,为此,我们提出了一种基于 SERDES的一分四中继器使用方法来解决上述问题。
发明内容
[0008] 本发明的目的是为了解决
现有技术中存在的缺点,而提出的一种基于SERDES 的一分四中继器使用方法。
[0009] 为了实现上述目的,本发明采用了如下技术方案:
[0010] 一种基于SERDES的一分四中继器使用方法,包括以下步骤:
[0011] S1、在N-SERDES接收端,从N-SERDES收到66b数据后,并不做解码;
[0012] S2、在QSB接收方向维护一个2bits的TurnID(轮次标记00/01/10/11),将turnID与66b码进行66/68b编码(私有编码);
[0013] S3、将68b编码分成4个17b编码,分别从4个SERDES发送到对端;
[0014] S4、在N-SERDES发送端,从4个通道分别收到4个17b编码,组成一个68b 编码;
[0015] S5、对68b编码进行私有的68/66b解码,获得一个66b编码及一个2bits 的turnID;
[0016] S6、将正确的66b编码从N-SERDES发送出去。
[0017] 优选地,所述turnID用于乱序检测。
[0018] 优选地,根据S1所述,乱序检测机制启用时在N-SERDES接收端,每接收一个66b编码,这个trunID称为发送TurnID,这个TurnID会经过66/68b编码后,分别从4个通道发出去,然后发送turnID增加1。
[0019] 优选地,根据S2所述,乱序检测机制启用时在QSB初始化时,每个QSB的发送TurnID与接收turnID都会初始化为0。
[0020] 优选地,根据S4所述,乱序检测机制启用时在N-SERDES发送端,从四个通道接收到17b编码时,组成一个68b编码,在通过私有的68/66解码获取66b编码及turnID,如果turnID不等于接收端turnID或66b编码非法,则认为传送错误,需要做错误处理,否则,接收端trunID自增1。
[0021] 优选地,所述信号线采用V-by-one屏蔽信号线。
[0022] 本发明可以
覆盖90%而成本与功耗远远低于10Bast-T电口与光口,随着5G 的普及,市场将扩容10倍以上,相对于25/50G接口来说,其功耗低于直连电缆,且可以保证系统运行的
稳定性,传输距离也可以实现最大程度的提高。
附图说明
[0023] 图1为本发明的输入示意图;
[0024] 图2为本发明的信号线内部结构示意图;
[0025] 图3为本发明的工作原理示意图。
具体实施方式
[0026] 下面将对本发明
实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。
[0027] 参照图1-3,本发明是通过将一种高速SERDES的数据,通过4条
频率降到 1/4频率的SERDES,当SERDES频率降低后,其SNR会得到非常大的改善,可以传输到更远的距离,通过其它LR的技术,包括提高幅度,增加FEC等技术,将传输距离最大程度的提高,从而实现较低功耗,较低成本及较远距离的传输,其工作原理如下:
[0028] 在N-SERDES接收端:
[0029] 第一步:从N-SERDES收到66b数据后,并不做解码;
[0030] 第二步:在QSB接收方向维护一个2bits的TurnID(轮次标记00/01/10/11),将turnID与66b码进行66/68b编码(私有编码);
[0031] 第三步:将68b编码分成4个17b编码,分别从4个SERDES发送到对端;
[0032] 在N-SERDES发送端:
[0033] 第一步:从4个通道分别收到4个17b编码,组成一个68b编码;
[0034] 第二步:对68b编码进行私有的68/66b解码,获得一个66b编码及一个2bits 的turnID;
[0035] 第三步:将正确的66b编码从N-SERDES发送出去。
[0036] turnID是用于乱序检测的,由于66b编码是连续的,所以不会发生乱序的情况,但为了更强的健壮时,还是启用乱序检测机制。
[0037] 在QSB初始化时,每个QSB的发送TurnID与接收turnID都会初始化为0。
[0038] 在N-SERDES接收端,每接收一个66b编码,这个trunID称为发送TurnID,这个TurnID会经过66/68b编码后,分别从4个通道发出去,然后发送turnID 增加1。
[0039] 在N-SERDES发送端,从四个通道接收到17b编码时,组成一个68b编码,在通过私有的68/66解码获取66b编码及turnID。如果turnID不等于接收端 turnID或66b编码非法,则认为传送错误。需要做错误处理,否则,接收端trunID 自增1。
[0040] 在本发明中,采用V-by-one屏蔽信号线,扁平线,210/25G可以采用RJ45
水晶头及连接器,可以自定义跳线长度,也可以电缆与模块固定成对,宽度10-50 mil,1mil=0.0254mm介质层的厚度要建模以保证100欧姆差分10%以内偏差。
[0041] 1N-SERDES,意为Network侧的SERDES,产品必须遵从IEEE802.3协议族。
[0042] 我们把普通的SERDES认为是一个bit的ADDC,一个时钟周其将信号识别为 0或1。而当SERDES
采样周期太高,会导致SNR急剧降低,很难传输到我们想要的距离,因此我们采用一个8bit的采样的ADDC,将
电压识别出来,将一个时钟周期按信号电压识别为00/01/10/
11的2位信号来提供带宽,这种技术称为PAM4。 PAM本身SNR较低,但如果达到相同的速度,将频率提高一倍,SNR会更低,PAM4 是实现100/200/400G网络接口的主要技术手段。
[0043] 在N-SERDES,根据集成
电路设计上的局限性,在高于28G的SERDES均会采用PAM4技术,本文中的50G N-SERDES就采用PAM4技术。
[0044] N-SERDES一般会采用SR技术,因为在板上与通讯类芯片的网络接口对接,距离比较短,因此不需要非常高的SNR。
[0045] C-SERDES意为Cable(电缆侧)的SERDES,为了传输更远的距离,一会采用私有的FEC技术来达到更高的SNR,传输更远的距离。C-SERDES不会遵从IEEE 标准,因为永远是自己与自己对接,不需要与第三方对接,以功耗与成本为主要考虑。
[0046] 3QuadStackBufferQSB,(quad Stack Buffer)主要解决从N-SERDES中接收到的数据再通过4条C-SERDES发送到对端,并且在对端四条C-SERDES收到后,要保证不乱序的情况,将四条C-SERDES的数据还原成N-SERDES的数据,并通过对端N-SERDES发送除去。
[0047] 为了节约功耗与成本,我们使用QSB透传技术。我们并不在芯片中设计MAC,也不对从N-SERDES中的66/64b编码进行还原。而是在原来的66/64B编码
基础上再进行一次自定义的68/66B编码。
[0048] 本发明和10G光电接口对比:
[0049]
[0050] 本发明和25G光电接口对比:
[0051]
[0052] 本发明和50G光电接口对比:
[0053]
[0054]
[0055] 本发明的芯片参数:
[0056]
[0057] 因为要兼容光模块接口,模块电压输入为3.3V,在模块中用DC-DC先降压,然后通过LDO稳压,达到功耗与性能的兼顾。
[0058] 以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉
本技术领域的技术人员在本发明揭露的技术范围内,根据本发明的技术方案及其发明构思加以等同替换或改变,都应涵盖在本发明的保护范围之内。