本発明は、スイッチング回路に関する。

コンバータやインバータなどに用いられるスイッチング回路において、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)や、IGBT(Insulated Gate Bipolar Transistor)などのスイッチング素子は、ゲート電極に入力される制御信号によってオンオフ駆動が制御されている。

例えば、特許文献1には、第1のスイッチング素子の制御電極と第1のスイッチング素子をスイッチング制御する制御回路との間に接続される抵抗と、第1のスイッチング素子の制御電極と第1のスイッチング素子の低電位側電極との間に接続される第1のコンデンサと、第1のコンデンサと直列に接続される第2のスイッチング素子とを備え、第2のスイッチング素子の高電位側電極は、第1のスイッチング素子の制御電極に電気的に接続され、第2のスイッチング素子の低電位側電極は第1のスイッチング素子の低電位側電力端子に電気的に接続され、第2のスイッチング素子の制御電極は、抵抗と制御回路の間に接続されていることを特徴とするスイッチング回路、についての技術が開示されている。特許文献1のスイッチング回路によれば、第1のスイッチング素子のスイッチング制御において、スイッチング毎に当該コンデンサを充放電させることなく、第1のスイッチング素子の誤点弧を防ぐことができるため、スイッチング制御する制御回路の負担を軽減することができる、とされている。

特開2012−239061号公報

ところで、スイッチング回路において、スイッチング素子のドレイン‐ソース間における単位時間当たりの電圧変化(dv/dt)や単位時間当たりの電流変化(di/dt)が大きくなると容量性ノイズや誘導性ノイズなどの放射ノイズが発生することがある。また、ゲート電極に入力される制御信号にノイズが重畳すると、スイッチング素子の誤オンが誘発されることがある。スイッチング回路において、放射ノイズの発生およびスイッチング素子の誤オンを抑制できることが望まれている。

本発明の目的は、放射ノイズの発生およびスイッチング素子の誤オンを抑制できるスイッチング回路を提供することである。

本発明のスイッチング回路は、第一制御信号を出力する第一出力部と、一端が前記第一出力部に接続された第一抵抗部と、前記第一抵抗部の他端に接続された制御電極と、高電位側電極と、低電位側電極とを有し、前記第一制御信号によってオンオフ駆動されるスイッチング素子と、一端が前記第一出力部と前記第一抵抗部との間に接続され、他端が前記第一抵抗部と前記制御電極との間に接続されたスイッチング抵抗部と、第二制御信号を出力する第二出力部と、を含み、前記スイッチング抵抗部は、第二抵抗部と、前記第二制御信号によってオンオフ駆動され、オン状態において前記第二抵抗部を前記第一抵抗部と並列に接続し、かつオフ状態において前記第二抵抗部を前記第一抵抗部から遮断するスイッチング部と、を有し、前記第一出力部および前記第二出力部は、第一動作および第二動作を行い、前記第一動作は、前記第一出力部が前記スイッチング素子をオン状態からオフ状態に切り替える前後の期間において前記第二出力部が前記スイッチング部を一時的にオフ状態とする動作であり、前記第二動作は、前記第一出力部が前記スイッチング素子をオフ状態からオン状態に切り替える前後の期間において前記第二出力部が前記スイッチング部を一時的にオフ状態とする動作であることを特徴とする。

本発明に係るスイッチング回路は、第一出力部がスイッチング素子をオン状態からオフ状態に切り替える前後の期間、および、第一出力部がスイッチング素子をオフ状態からオン状態に切り替える前後の期間において第二出力部がスイッチング部を一時的にオフ状態とする。この動作により、第二抵抗部が一時的に第一抵抗部から遮断される。本発明に係るスイッチング回路によれば、放射ノイズの発生およびスイッチング素子の誤オンを抑制できるという効果を奏する。

図1は、実施形態に係るスイッチング回路を示す回路図である。

図2は、実施形態における第一駆動信号の波形および第二駆動信号の波形を示すタイミングチャートである。

図3は、第一出力部の一部を示す回路図である。

以下に、本発明の実施形態に係るスイッチング回路につき図面を参照しつつ詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。また、下記の実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

[実施形態] 図1から図3を参照して、実施形態について説明する。実施形態は、スイッチング回路に関する。図1は、実施形態に係るスイッチング回路を示す回路図である。図2は、実施形態における第一駆動信号の波形および第二駆動信号の波形を示すタイミングチャートである。図3は、第一出力部の一部を示す回路図である。

図1に示すように、スイッチング回路1は、スイッチング素子Q1(第一スイッチング素子)、第一出力部P1、第一抵抗部R1、スイッチング抵抗部SR、および第二出力部P2を含む。

スイッチング素子Q1は、ワイドギャップ半導体素子である。ワイドギャップ半導体素子としては、例えば、炭化珪素、窒化ガリウム系材料、ダイヤモンドのうちの少なくとも一つを用いて形成された半導体素子を用いることができる。実施形態のスイッチング素子Q1は、GaN−HEMT(GaN-high Electron Mobility Transistor)である。スイッチング素子Q1は、第一ドレイン電極D1(高電位側電極)、第一ゲート電極G1(制御電極)、および第一ソース電極S1(低電位側電極)を有している。

第一出力部P1は、第一抵抗部R1の一端に接続されている。第一抵抗部R1の他端は、スイッチング素子Q1の第一ゲート電極G1に接続されている。第一出力部P1は、スイッチング素子Q1をオンオフ駆動させるための駆動制御信号である第一制御信号1S(図2参照)を生成する。第一制御信号1Sは、スイッチング素子Q1の第一ゲート電極G1に対して出力される。スイッチング素子Q1は、第一ゲート電極G1に入力された第一制御信号1Sによってオンオフ駆動される。スイッチング素子Q1のオンオフ駆動に基づいて、スイッチング素子Q1のドレイン電極D1とソース電極S1との間の電流の流れが制御される。

第一抵抗部R1は、ゲート抵抗として機能する部材である。ゲート抵抗は、第一ゲート電極G1に突入電流が流れることを抑制する。例えば、第一抵抗部R1の抵抗値は、第一ゲート電極G1への突入電流の電流値が許容値を超えないように設定される。ここで、第一ゲート電極G1のゲート抵抗の抵抗値が低いほど、スイッチング素子Q1のスイッチング速度が速くなり、ドレイン‐ソース間の単位時間当たりの電圧変化(dv/dt)や単位時間当たりの電流変化(di/dt)は大きくなる。第一抵抗部R1の抵抗値は、スイッチング素子Q1のオンオフ状態の切り替え時におけるドレイン‐ソース間の単位時間当たりの電圧変化(dv/dt)や単位時間当たりの電流変化(di/dt)を考慮して決定される。例えば、第一抵抗部R1の抵抗値は、スイッチング素子Q1におけるドレイン‐ソース間のdv/dtおよびdi/dtに起因して発生する放射ノイズの強度が所定の許容範囲を超えないように設定される。

スイッチング抵抗部SRは、スイッチング部Q2(第二スイッチング素子)および第二抵抗部R2を有する。実施形態のスイッチング部Q2は、Si−MOSFETである。スイッチング部Q2は、第二ドレイン電極D2、第二ゲート電極G2、および第二ソース電極S2を有している。実施形態において第二抵抗部R2の抵抗値は、第一抵抗部R1の抵抗値よりも小さい。なお、例えば、第二抵抗部R2の抵抗値は、第一抵抗部R1の抵抗値以上であってもよい。

実施形態のスイッチング抵抗部SRにおいて、第二抵抗部R2の一端は、第二ソース電極S2に接続されている。また、第二ドレイン電極D2は、第一出力部P1と第一抵抗部R1との間に接続されており、第二抵抗部R2の他端は、第一抵抗部R1と第一ゲート電極G1との間に接続されている。ここで、第二ドレイン電極D2は、第一出力部P1と第一抵抗部R1との間の第一接続ノード11を介して、第一出力部P1および第一抵抗部R1に接続されている。また、第二抵抗部R2は、第一抵抗部R1と第一ゲート電極G1との間の第二接続ノード12を介して、第一抵抗部R1および第一ゲート電極G1に接続されている。

第二出力部P2は、スイッチング部Q2の第二ゲート電極G2に接続されている。第二出力部P2は、スイッチング部Q2をオンオフ駆動させるための駆動制御信号である第二制御信号2S(図2参照)を生成する。第二制御信号2Sは、第二ゲート電極G2に対して出力される。スイッチング部Q2は、第二ゲート電極G2に入力された第二制御信号2Sによってオンオフ駆動される。なお、第二出力部P2は、第三抵抗部を介して第二ゲート電極G2に接続されてもよい。第三抵抗部は、第二ゲート電極G2のゲート抵抗として機能する。

第一出力部P1と第一ゲート電極G1との間において、スイッチング部Q2は、オン状態において第二抵抗部R2を第一抵抗部R1と並列に接続し、かつオフ状態において、第二抵抗部R2を第一抵抗部R1から遮断する。つまり、第二抵抗部R2は、スイッチング部Q2がオン状態のときに、第一出力部P1と第一ゲート電極G1との間において導通状態とされ、スイッチング部Q2がオフ状態のときに第一出力部P1と第一ゲート電極G1との間において非導通状態とされる。

実施形態に係るスイッチング回路1には、第一出力部P1および第二出力部P2に接続された制御部CRが設けられている。制御部CRは、第一出力部P1および第二出力部P2から出力される制御信号(第一制御信号1S、第二制御信号2S)のタイミングを対応させて制御している。なお、例えば、第一出力部P1と第二出力部P2とが相互に通信することで制御信号のタイミングを対応させて制御することができる場合は、制御部CRは、設けられていなくてもよい。

図2に示すタイミングチャートを参照して、実施形態に係るスイッチング回路1の動作について説明する。図2に示すように、第一制御信号1Sは、一定の周期T1でハイレベル(HL)とローレベル(LO)とを交互に繰り返す矩形波である。第一制御信号1Sの周期T1は、第一制御信号1Sがハイレベルで出力される期間H1と、第一制御信号1Sがローレベルで出力される期間L1とを含む。また、第二制御信号2Sは、一定の周期T2でハイレベル(HL)とローレベル(LO)とを交互に繰り返す矩形波である。第二制御信号2Sの周期T2は、第二制御信号2Sがローレベルで出力される期間L2と、第二制御信号2Sがハイレベルで出力される期間H2とを含む。周期T1の長さは、周期T2の長さの実質的に2倍の長さである。

期間H1の長さ、および期間L1の長さは、スイッチング素子Q1のオンオフ駆動における所望のタイミングなどを考慮して決定される。また、期間L2の長さおよび期間H2の長さは、スイッチング部Q2のオンオフ駆動における所望のタイミングなどを考慮して決定される。

第一ゲート電極G1に入力された第一制御信号1Sがハイレベルのとき、スイッチング素子Q1は、オン状態となる。つまり、第一ゲート電極G1に入力された第一制御信号1Sがハイレベルのとき、スイッチング素子Q1における第一ドレイン電極D1と第一ソース電極S1との間が電気的に導通する。第一ゲート電極G1に入力された第一制御信号1Sがローレベルのとき、スイッチング素子Q1は、オフ状態となる。つまり、第一ゲート電極G1に入力された第一制御信号1Sがローレベルのとき、スイッチング素子Q1における第一ドレイン電極D1と第二ソース電極S2との間の電気的な導通が遮断される。

また、第二ゲート電極G2に入力された第二制御信号2Sがハイレベルのとき、スイッチング部Q2は、オン状態となる。つまり、第二ゲート電極G2に入力された第二制御信号2Sがハイレベルのとき、スイッチング部Q2における第二ドレイン電極D2と第二ソース電極S2との間が電気的に導通する。第二ゲート電極G2に入力された第二制御信号2Sがローレベルのとき、スイッチング部Q2は、オフ状態となる。つまり、第二ゲート電極G2に入力された第二制御信号2Sがローレベルのとき、スイッチング部Q2における第二ドレイン電極D2と第二ソース電極S2との間の電気的な導通が遮断される。

図2に示す第一制御信号1Sおよび第二制御信号2Sは、第一出力部P1および第二出力部P2が行う第一動作および第二動作によって出力される。

第一動作は、第一出力部P1がスイッチング素子Q1をオン状態からオフ状態に切り替える前後の期間において第二出力部P2がスイッチング部Q2を一時的にオフ状態とする動作である。つまり、第一動作は、第一出力部P1から出力される第一制御信号1Sをハイレベルからローレベルに切り替える前後の期間において、第二出力部P2から出力される第二制御信号2Sを一時的にローレベルとする動作である。第一動作において、スイッチング素子Q1は、第二抵抗部R2が第一抵抗部R1から遮断された上で、オン状態からオフ状態とされる。

第二動作は、第一出力部P1がスイッチング素子Q1をオフ状態からオン状態に切り替える前後の期間において第二出力部P2がスイッチング部Q2を一時的にオフ状態とする動作である。つまり、第二動作は、第一出力部P1から出力される第一制御信号1Sをローレベルからハイレベルに切り替える前後の期間において、第二出力部P2から出力される第二制御信号2Sを一時的にローレベルとする動作である。第二動作において、スイッチング素子Q1は、第二抵抗部R2が第一抵抗部R1から遮断された上で、オフ状態からオン状態とされる。

実施形態において、第二出力部P2は、第一動作が終了してから第二動作が開始されるまでスイッチング部Q2をオン状態に維持する。また、第二出力部P2は、第二動作が終了してから第一動作が開始されるまでスイッチング部Q2をオン状態に維持する。

ここで、実施形態の第一動作において、第二出力部P2がスイッチング部Q2をオン状態からオフ状態とするタイミングは、第一出力部P1がスイッチング素子Q1をオン状態からオフ状態とする直前である。実施形態の第一動作において、第二出力部P2は、スイッチング部Q2を一時的にオフ状態とした後、オン状態に戻す。このとき、第二出力部P2がスイッチング部Q2をオフ状態からオン状態に戻すタイミングは、第一出力部P1がスイッチング素子Q1をオン状態からオフ状態とした直後である。

また、実施形態の第二動作において、第二出力部P2がスイッチング部Q2をオン状態からオフ状態とするタイミングは、第一出力部P1がスイッチング素子Q1をオフ状態からオン状態とする直前である。実施形態の第一動作において、第二出力部P2は、スイッチング部Q2を一時的にオン状態とした後、オフ状態に戻す。第二動作において、第二出力部P2がスイッチング部Q2をオフ状態からオン状態に戻すタイミングは、第一出力部P1がスイッチング素子Q1をオフ状態からオン状態とした直後である。

ここで、第一動作において、「第一出力部P1がスイッチング素子Q1をオン状態からオフ状態とする直前」とは、スイッチング部Q2がオフ状態となってからスイッチング素子Q1がオフ状態となる間隔が、スイッチング素子Q1がオン状態に維持されている期間に対して十分に短い時間であることを指す。また、「第一出力部P1がスイッチング素子Q1をオン状態からオフ状態とした直後」とは、スイッチング素子Q1がオフ状態となった時から、スイッチング素子Q1がオフ状態に維持されている期間に対して十分に短い時間が経過した時を指す。

また同様に、第二動作において、「第一出力部P1がスイッチング素子Q1をオフ状態からオン状態とする直前」とは、スイッチング部Q2がオフ状態となってからスイッチング素子Q1がオン状態となる間隔が、スイッチング素子Q1がオフ状態に維持されている間隔に対して十分に短い時間であることを指す。また、「第一出力部P1がスイッチング素子Q1をオフ状態からオン状態とした直後」とは、スイッチング素子Q1がオン状態となった時から、スイッチング素子Q1がオン状態に維持されている期間に対して十分に短い時間が経過した時を指す。

つまり、実施形態における第一動作および第二動作において、スイッチング素子Q1のオンオフ状態の切り替えは、期間L2の第二制御信号2Sが第二ゲート電極G2に入力されているときに行われる。つまり、期間L2の第二制御信号2Sが第二ゲート電極G2に入力されているときに、第一ゲート電極G1に入力される第一制御信号1Sにおける期間H1と期間L1とが切り替わる。そして、期間H2の第二制御信号2Sが第二ゲート電極G2に入力されているとき、第一ゲート電極G1には、期間H1または期間L1の第一制御信号1Sが入力される。実施形態の第二制御信号2Sにおいて、期間L2は、期間H2よりも短い。

炭化珪素、窒化ガリウム系材料、およびダイヤモンドなどのワイドギャップ半導体を用いて形成されるスイッチング素子(例えば、GaN−HEMT)は、シリコンを用いて形成されたスイッチング素子(例えば、Si−MOSFET)よりもゲート閾値電圧およびゲート容量が小さいため、ノイズによって誤オンなどの誤動作が発生しやすい。したがって、制御信号にわずかなノイズが含まれるだけで、誤オンなどの誤動作が誘発される。

ここで、第一出力部P1と第一ゲート電極G1との間に接続されたゲート抵抗の抵抗値が低いほどスイッチング素子Q1に対するノイズの影響は、抑制される。しかし、スイッチング素子Q1におけるオンオフ状態の切り替え時において、ゲート抵抗の抵抗値が低いほど、スイッチング素子Q1のドレイン‐ソース間におけるdv/dt、およびdi/dtが大きくなる。したがって、放射ノイズが発生しやすくなる。例えば、スイッチング素子Q1のドレイン‐ソース間におけるdv/dtに起因して、容量性ノイズが発生したり、スイッチング素子Q1のドレイン‐ソース間におけるdi/dtに起因して、誘導性ノイズが発生したりする。

実施形態に係るスイッチング回路1は、スイッチング部Q2のオンオフ状態を制御することで、第一抵抗部R1に対して第二抵抗部R2を並列に接続させたり、第二抵抗部R2を第一抵抗部R1から遮断したりする。

実施形態に係るスイッチング回路1は、スイッチング素子Q1をオン状態に維持する期間と、スイッチング素子Q1をオフ状態に維持する期間とにおいて、スイッチング部Q2をオン状態とすることで、第一抵抗部R1に対して第二抵抗部R2を並列に接続する。このとき、第一ゲート電極G1のゲート抵抗の抵抗値は、互いに並列に接続された第一抵抗部R1と第二抵抗部R2との合成抵抗値である。したがって、第一抵抗部R1のみが第一ゲート電極G1のゲート抵抗として機能する場合と比較して、第一ゲート電極G1のゲート抵抗の抵抗値は低くなる。つまり、スイッチング回路1において、第一抵抗部R1に対して第二抵抗部R2を並列に接続することで、第一ゲート電極G1に接続されたゲート抵抗の抵抗値は低下する。なお、後に説明するが、第一出力部P1の第一制御信号1Sがローレベルのとき、第一ゲート電極G1は、第一抵抗部R1およびスイッチング抵抗部SRを介して、第一出力部P1において接地される(図1および図3参照)。スイッチング回路1は、スイッチング素子Q1をオン状態に維持する期間と、スイッチング素子Q1をオフ状態に維持する期間とにおいて、ゲート抵抗の抵抗値を一時的に低下させることで、第一ゲート電極G1へノイズが入力されることを抑制することができる。

実施形態に係るスイッチング回路1は、スイッチング素子Q1をオン状態からオフ状態に切り替える前後の期間と、スイッチング素子Q1をオフ状態からオン状態に切り替える前後の期間とにおいて、第二抵抗部R2を第一抵抗部R1から遮断する。このとき、第一ゲート電極G1のゲート抵抗は、第一抵抗部R1のみとなる。第一ゲート電極G1のゲート抵抗の抵抗値は、第一抵抗部R1と第二抵抗部R2とが並列に接続されている場合におけるゲート抵抗の抵抗値と比較して高くなる。スイッチング回路1において、スイッチング素子Q1のオンオフ状態を切り替える際に、第一ゲート電極G1のゲート抵抗の抵抗値を高くすることで、ドレイン‐ソース間におけるdv/dtやdi/dtが大きくなりすぎることを抑制することができる。したがって、放射ノイズの発生を抑制することができる。

図3に示すように、第一出力部P1の出力段は、第三スイッチング素子Q3および第四スイッチング素子Q4を含んで構成されている。第三スイッチング素子Q3は、PNP型のバイポーラトランジスタである。第四スイッチング素子Q4は、NPN型のバイポーラトランジスタである。第三スイッチング素子Q3および第四スイッチング素子Q4は、プッシュプル回路を構成している。なお、第三スイッチング素子Q3および第四スイッチング素子Q4は、MOSFETやCMOS等のスイッチング素子でもよい。

第三スイッチング素子Q3は、第一エミッタ電極E1、第一コレクタ電極C1、および第一ベース電極B1を有している。第四スイッチング素子Q4は、第二エミッタ電極E2、第二コレクタ電極C2、および第二ベース電極B2を有している。第一コレクタ電極C1は、第二コレクタ電極C2と接続されている。第二エミッタ電極E2は接地されている。第一ベース電極B1および第二ベース電極B2には交流電力が入力される。第一エミッタ電極E1には不図示の直流電源と接続されている。第一ベース電極B1および第二ベース電極B2に入力される交流電力に応じて、第三スイッチング素子Q3および第四スイッチング素子Q4は、オンオフ駆動される。第一ベース電極B1および第二ベース電極B2にハイレベルの電力が入力されたとき、第三スイッチング素子Q3がオフ状態となり、第四スイッチング素子Q4がオン状態となる。これにより、第一ゲート電極G1への出力(第一制御信号1S)は、ローレベルとなる。このとき、第一ゲート電極G1は、第一抵抗部R1および第四スイッチング素子Q4を介して接地された状態となる。

このとき、第一ゲート電極G1と接地との間のゲート抵抗の値が小さいほど、第一ゲート電極G1へのノイズが抑制される。実施形態においては、第一制御信号1Sがローレベルのとき、すなわちスイッチング素子Q1がオフ状態で保たれているとき、第一抵抗部R1に対して第二抵抗部R2が並列に接続されている。つまり、第一ゲート電極G1と接地との間におけるゲート抵抗の抵抗値が低くなっている。したがって、ノイズに起因するスイッチング素子Q1の誤オンが抑制される。

第一ベース電極B1および第二ベース電極B2にローレベルの電力が入力されたときは、第三スイッチング素子Q3がオン状態となり、第四スイッチング素子Q4がオフ状態となる。これにより、第一ゲート電極G1へは、ハイレベルの第一制御信号1Sが出力される。

なお、実施形態においては、スイッチング素子Q1がGaN−HEMTなどのワイドギャップ半導体素子である例を用いて説明したが、これに限られない。例えば、スイッチング素子Q1は、Si‐MOSFET、IGBT、または、バイポーラトランジスタであってもよい。

なお、実施形態においては、スイッチング部Q2がSi‐MOSFETである例を用いて説明したが、これに限られない。例えば、スイッチング部Q2は、CMOSのアナログスイッチ、またはバイポーラトランジスタであってもよい。

なお、実施形態において、第二ドレイン電極D2が、第一出力部P1と第一抵抗部R1との間に接続されており、第二抵抗部R2の他端が、第一抵抗部R1と第一ゲート電極G1との間に接続されている例を用いて説明した。しかし、スイッチング抵抗部SRの接続態様はこれに限られない。例えば、第二ソース電極S2が、第一抵抗部R1と第一ゲート電極G1との間に接続され、第二抵抗部R2の一端が、第一出力部P1と第一抵抗部R1との間に接続されていてもよい。この場合、第二抵抗部R2の他端は、第二ドレイン電極D2に接続される。

以上説明したように、実施形態に係るスイッチング回路1は、第一制御信号1Sを出力する第一出力部P1と、一端が第一出力部P1に接続された第一抵抗部R1と、第一抵抗部R1の他端に接続された制御電極G1と、高電位側電極D1と、低電位側電極S1とを有し、第一制御信号1Sによってオンオフ駆動されるスイッチング素子Q1と、一端が第一出力部P1と第一抵抗部R1との間に接続され、他端が第一抵抗部R1と制御電極G1との間に接続されたスイッチング抵抗部SRと、第二制御信号2Sを出力する第二出力部P2と、を含み、スイッチング抵抗部SRは、第二抵抗部R2と、第二制御信号2Sによってオンオフ駆動され、オン状態において第二抵抗部R2を第一抵抗部R1と並列に接続し、かつオフ状態において第二抵抗部R2を第一抵抗部R1から遮断するスイッチング部Q2と、を有し、第一出力部P1および第二出力部P2は、第一動作および第二動作を行い、第一動作は、第一出力部P1がスイッチング素子Q1をオン状態からオフ状態に切り替える前後の期間において第二出力部P2がスイッチング部Q2を一時的にオフ状態とする動作であり、第二動作は、第一出力部P1がスイッチング素子Q1をオフ状態からオン状態に切り替える前後の期間において第二出力部P2がスイッチング部Q2を一時的にオフ状態とする動作であることを特徴とする。

実施形態に係るスイッチング回路1は、スイッチング素子Q1のオンオフ状態を切り替える前後の期間にスイッチング部Q2を一時的にオフ状態として、第二抵抗部R2を第一抵抗部R1から遮断する。第二抵抗部R2が第一抵抗部R1から遮断されることで、第一出力部P1とスイッチング素子Q1との間で導通しているゲート抵抗は、第一抵抗部R1のみとなる。したがって、第一抵抗部R1に対して第二抵抗部R2が並列に接続されている場合と比較して、第一出力部P1とスイッチング素子Q1との間で導通しているゲート抵抗の抵抗値は高くなる。第一出力部P1とスイッチング素子Q1との間で導通しているゲート抵抗の抵抗値が高くなることで、スイッチング素子Q1のドレイン‐ソース間におけるdv/dtおよびdi/dtに起因する放射ノイズの発生を抑制できる。また、スイッチング部Q2のオフ状態を一時的とすることで、スイッチング素子Q1のオンオフ状態を切り替える前後の期間以外の期間においては、第一抵抗部R1に対して第二抵抗部R2を接続させて、第一出力部P1とスイッチング素子Q1との間で導通しているゲート抵抗の抵抗値は低くできる。したがって、ノイズに起因したスイッチング素子Q1における誤オンなどの誤動作を抑制することができる。

また、実施形態に係るスイッチング回路1において、第二抵抗部R2の抵抗値は、第一抵抗部R1の抵抗値よりも低い。第二抵抗部R2の抵抗値を、第一抵抗部R1の抵抗値よりも低くすることで、互いに並列に接続された第一抵抗部R1および第二抵抗部R2の合成抵抗値と、第一抵抗部R1のみの抵抗値との差を大きくすることができる。この構成によって、より効果的にスイッチング素子Q1における誤オンなどの誤動作を抑制しつつ、放射ノイズの発生を抑制することができる。

また、実施形態に係るスイッチング回路1においては、第一動作において、第二出力部P2がスイッチング部Q2をオン状態からオフ状態とするタイミングは、第一出力部P1がスイッチング素子Q1をオン状態からオフ状態とする直前である。また、第二動作において、第二出力部P2がスイッチング部Q2をオン状態からオフ状態とするタイミングは、第一出力部P1がスイッチング素子Q1をオフ状態からオン状態とする直前である。これらのタイミングにより、スイッチング素子Q1における誤オンなどの誤動作を抑制できる期間をできるだけ長くしつつ、スイッチング素子Q1のオンオフ状態の切り替え時においては、放射ノイズの発生を抑制できる。

実施形態に係るスイッチング回路1においては、第二出力部P2は、第一動作が終了してから第二動作が開始されるまでスイッチング部Q2をオン状態に維持する。また、第二出力部P2は、第二動作が終了してから第一動作が開始されるまでスイッチング部Q2をオン状態に維持する。スイッチング部Q2がオン状態に維持される期間、スイッチング素子Q1における誤オンなどの誤動作を抑制できる。

実施形態に係るスイッチング回路1において、スイッチング素子Q1は、制御電極が第一ゲート電極G1であり、高電位側電極が第一ドレイン電極D1であり、低電位側電極が第一ソース電極S1であり、炭化珪素、窒化ガリウム系材料、およびダイヤモンドのうちの少なくとも一つを用いて形成されたMOSFETである。

実施形態に係るスイッチング回路1において、スイッチング部Q2は、バイポーラトランジスタ、MOSFET、またはCMOSアナログスイッチである。

1 スイッチング回路 1S 第一制御信号 2S 第二制御信号 11 第一接続ノード 12 第二接続ノード D1 第一ドレイン電極(高電位側電極) D2 第二ドレイン電極 G1 第一ゲート電極(制御電極) G2 第二ゲート電極 P1 第一出力部 P2 第二出力部 Q1 スイッチング素子(第一スイッチング素子) Q2 スイッチング部(第二スイッチング素子) R1 第一抵抗部 R2 第二抵抗部 S1 第一ソース電極(低電位側電極) S2 第二ソース電極