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半导体装置与制作半导体装置的方法

阅读：738发布：2024-02-25

专利汇可以提供半导体装置与制作半导体装置的方法专利检索，专利查询，专利分析的服务。并且披露的是半导体装置与制作半导体装置、即制作具有控制芯片内变异的半导体装置的方法。在一实施例中，制作半导体装置的方法包括：沉积第一介电层于半导体基板芯片上；图案化第一介电层上的导电层，以产生至少一装置区与至少一虚置图案区，其中至少一装置区包括多个第一导电图案，且至少一虚置图案区包括多个第二导电图案，以控制芯片内变异。，下面是半导体装置与制作半导体装置的方法专利的具体信息内容。

权利要求

1.一种制作半导体装置的方法，包括：
沉积一第一介电层于一半导体基板芯片上；
图案化该第一介电层上的一导电层，以产生至少一装置区与至少一虚置图案区，其中该至少一装置区包括多个第一导电图案，且该至少一虚置图案区包括多个第二导电图案，以控制芯片内变异。
2.如权利要求1所述的制作半导体装置的方法，其中该导电层包括多晶硅。
3.如权利要求1所述的制作半导体装置的方法，其中该至少一虚置图案区在该至少一装置区之外。
4.如权利要求1所述的制作半导体装置的方法，其中该至少一虚置图案区各自具有一第一宽度，该至少一装置区具有一第二宽度，且该第一宽度至少为该第二宽度的一半。
5.如权利要求1所述的制作半导体装置的方法，其中该至少一虚置图案区中的一第一面积与一第二面积之间的填充率介于40％至90％之间，其中该第一面积为该多个第二导电图案覆盖该第一介电层的总面积，且该第二面积为不具有该多个第二导电图案的该第一介电层的总面积。
6.如权利要求1所述的制作半导体装置的方法，其中该至少一虚置图案区中的该多个第二导电图案各自包括一第一几何尺寸，该至少一装置区中的该多个第一导电图案包括一第二几何尺寸，且该第一几何尺寸为该第二几何尺寸的±30％。
7.如权利要求1所述的制作半导体装置的方法，还包括：
图案化该第一介电层上的一第一光刻胶层；
蚀刻该第一介电层；以及
形成至少一导电结构于该半导体基板芯片上。
8.如权利要求1所述的制作半导体装置的方法，还包括：
成长一第二介电层于该半导体基板芯片上；
沉积该导电层于该半导体基板芯片上；以及
 退火具有该多个第一导电图案于该至少一装置区与该多个第二导电图案于该至少一虚置图案区的图案化的该导电层。
9.一种半导体装置，包括：
至少一装置区；以及
至少一虚置图案区，
其中该至少一装置区与该至少一虚置图案区图案化于一半导体基板芯片上的一第一介电层上，其中该至少一装置区包括多个第一导电图案，且该至少一虚置图案区包括多个第二导电图案，以控制芯片内变异。
10.一种制作半导体装置的方法，包括：
形成至少一导电结构于一半导体基板芯片上；
沉积一第一介电层于该半导体基板芯片上；
沉积一导电层于该第一介电层上；
图案化该第一介电层上的该导电层，以产生至少一装置区与至少一虚置图案区，其中该至少一装置区包括多个第一导电图案，且该至少一虚置图案区包括多个第二导电图案，以控制芯片内变异；以及
退火具有该多个第一导电图案于该至少一装置区中以及该多个第二导电图案于该至少一虚置图案区中的该半导体基板芯片。

说明书全文

半导体装置与制作半导体装置的方法

技术领域

[0001] 本发明实施例涉及制半导体装置的芯片内变异。

背景技术

[0002] 芯片内变异导致相同晶片上的结构的间损失匹配特性。控制芯片内变异为集成电路工艺成功的重要因素。一般而言，芯片内变异的主要来源可与晶圆级位置相关。举例来说，晶圆级变异会造成晶片的空间范围内反映的趋势，比如自晶圆中心向外的厚度呈同心圆图案。晶例内变异的另一主要来源与芯片图案相关。举例来说，光刻工艺如光掩模中的变异、曝光系统的透镜扭曲、蚀刻系统的负载不一致、或类似状况可能导致芯片内变异。另一方面，沉积系统及/或化学机械平坦化工艺中的不一致会造成膜厚变异，也有助于芯片内变异。相同晶片上装置的物理尺寸变异，会造成相同晶片上装置中效能(如漏电流、临界电压、电阻、与延迟)的变异。

[0003] 特别的是，芯片内变异造成导电图案(如多晶硅栅极)中的电阻变异，可能导致栅极上的供应电压不同、影响加热引起的温度轮廓、并增加时间不准确(如不准确的延迟)。因此需最小化导电图案的电阻变异。除了有助于此效应的前述工艺变异的外，广泛用于退火材料的短时间工艺(如快速热退火)具有高斜率与短时间的特性，其也有助于电阻变异。由于在给定时间内达到热平衡的长度等级是热导率与材料比热的函数，因此装置结构和布局图案设计大幅影响局部热平衡。举例来说，相同晶片上掺杂的多晶硅图案的电阻变异与图案密度(如每一单位面积的多晶硅图案面积)相关，其主要来自于快速热退火灯的光谱反射率差异。尽管长期以来需要控制快速热退火引发的芯片内电阻变异，但无合适方法符合此需求。

发明内容

[0004] 本发明一实施例提供一种制作半导体装置的方法，其包括：沉积第一介电层于半导体基板芯片上；图案化第一介电层上的导电层，以产生至少一装置区与至少一虚置图案区，其中至少一装置区包括多个第一导电图案，且至少一虚置图案区包括多个第二导电图案，以控制芯片内变异。

[0005] 本发明一实施例提供一种半导体装置，其包括：至少一装置区；以及至少一虚置图案区，其中至少一装置区与至少一虚置图案区系图案化于半导体基板芯片上的第一介电层上，其中至少一装置区包括多个第一导电图案，且至少一虚置图案区包括多个第二导电图案，以控制芯片内变异。

[0006] 本发明一实施例提供的制作半导体装置的方法，包括：形成至少一导电结构于半导体基板芯片上；沉积第一介电层于半导体基板芯片上；沉积导电层于第一介电层上；图案化第一介电层上的导电层，以产生至少一装置区与至少一虚置图案区，其中至少一装置区包括多个第一导电图案，且至少一虚置图案区包括多个第二导电图案，以控制芯片内变异；以及退火具有第一导电图案于至少一装置区中以及第二导电图案于至少一虚置图案区中的半导体基板芯片。
附图说明

[0007] 图1是本发明一些实施例中，具有芯片内变异控制的半导体装置的形成方法的流程图。

[0008] 图2A至图2J是本发明一些实施例中，基板上具有芯片内变异控制的半导体装置的剖视图。

[0009] 图3A是本发明一些实施例中，具有16个虚置图案于装置区下侧的虚置图案区中的半导体装置的例示性俯视图，以及装置区中多晶硅装置图案沿着中心线A-A’与B-B’的位置相关电阻变异图。

[0010] 图3B是本发明一些实施例中，具有54个虚置图案于装置区右下侧的虚置图案区中的半导体装置的例示性俯视图，以及装置区中多晶硅装置图案沿着中心线A-A’与B-B’的位置相关电阻变异图。

[0011] 图3C是本发明一些实施例中，具有114个虚置图案于装置区周围的虚置图案区中的半导体装置的例示性俯视图，以及装置区中多晶硅装置图案沿着中心线A-A’与B-B’的位置相关电阻变异图。

[0012] 附图标记说明：

[0013] A、A’、B、B’：位置

[0014] A-A’、B-B’：中心线

[0015] O：中心

[0016] 100：方法

[0017] 102、104、106、108：步骤

[0018] 200、300、310、320：半导体装置

[0019] 201：装置区

[0020] 202：基板

[0021] 204：第一介电层

[0022] 206：第一光刻胶层

[0023] 208、218、222：开口

[0024] 210：沟槽

[0025] 212：第二介电材料

[0026] 215：浅沟槽隔离

[0027] 216：第三介电层

[0028] 220：第一导电结构

[0029] 224：第四介电层

[0030] 226：导电层

[0031] 228：虚置图案

[0032] 230：装置图案

[0033] 302、312、318、322、324：虚置图案区

[0034] 304、306、314、316：宽度

[0035] 308、309、318、319、328、329：曲线

具体实施方式

[0036] 下述内容说明实施本发明主题的不同结构的多种示例性实施例。以下说明构件与配置的具体例子以简化本发明实施例。这些内容仅用与举例而非限制本发明实施例。举例来说，应理解一单元被称作“连接至”或“耦合至”另一单元时，其可以直接连接至或耦合至另一单元，或可存在一或多个中间单元。

[0037] 本发明提供的多种实施例为控制导电图案(如多晶硅)中芯片内电阻变异的方法与装置，其于产生导电图案的图案化步骤时采用调整的图案布局设计。在一些实施例中，在相同光掩模上的装置布局区的外新增虚置图案布局区。如此一来，在多晶硅沉积工艺时，可在装置区的外产生虚置多晶硅图案，其可用于调整靠近装置区边界的位置的热反射率，以及降低装置区中的装置图案(特别是靠近边界处)的电阻变异。综上所述，上述方式有利于避免前述问题。

[0038] 图1是本发明一些实施例中，形成具有芯片内变异控制的半导体装置的方法100的流程图。值得注意的是，方法100仅为举例而非局限本发明实施例。综上所述，应理解图1的方法100之前、之中、或之后可具有额外步骤，且一些其他步骤仅简述于此。在一些实施例中，方法100的步骤可分别搭配图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、与图2J所示的多种制作阶段中的半导体装置剖视图说明，其将详述于下。

[0039] 如图1所示，方法100一开始的步骤102产生至少一导电结构(如源极与漏极)于半导体晶圆上的装置区中。在一些实施例中，半导体晶圆包含硅基板。另一方面，半导体晶圆可包含其他半导体材料的元素如锗。半导体晶圆也可包含半导体化合物如碳化硅、砷化镓、砷化铟、或磷化铟。半导体晶圆可包含半导体合金如硅锗、碳化硅锗、磷砷化镓、或磷化镓铟。在一实施例中，半导体晶圆包含磊晶层。举例来说，基板可具有磊晶层于半导体基体上。此外，半导体晶圆可包含绝缘层上半导体结构。举例来说，基板可包含埋置氧化物层，其形成工艺可为隔离布植氧或其他合适技术如晶圆接合与研磨。在一些实施例中，介电层的图案化方法包含在半导体晶圆的表面上采用光刻工艺，可定义至少一区域于半导体晶圆上以用于导电结构。在一些实施例中，产生至少一导电结构的工艺包含离子布植及/或扩散。在一些实施例中，可在导电结构之间产生浅沟槽隔离结构，其形成方法可包含图案化掩模层(如氮化硅)、蚀刻半导体晶圆、沉积介电层、与采用化学机械平坦化工艺研磨表面。

[0040] 接着进行方法100的步骤104，形成界面介电层于半导体晶圆上。在一些实施例中，界面介电层可为多种沉积或成长技术所形成的氧化硅，且这些技术包含热氧化、旋转涂布、物理气相沉积、化学气相沉积、或类似方法。在一些实施例中，界面介电层可为多种绝缘材料，其包含氧化铝、氧化铪、氧化镧、氧化锆、氧化钡锶钛、氮化硅、或上述的混合物的压合层。

[0041] 接着进行方法100的步骤106，沉积导电层于半导体晶圆上。在一些实施例中，导电层包含导电材料如掺杂的多晶硅。在一些实施例中，掺杂的多晶硅的沉积方法可采用化学气相沉积工艺。

[0042] 接着进行方法100的步骤108，采用具有第一布局的第一掩模以图案化导电层，可产生多个导电图案于装置区中，并产生多个虚置图案于虚置图案区中。在一些实施例中，第一掩模的第一布局包含顾客设计的装置布局区，取决于应用而定。装置布局区包含主动与功能装置。在第一掩模中，虚置图案区位于装置布局区之外，其将搭配图2J详述于下。在图案化步骤后，产生导电图案于半导体晶圆上的装置区与虚置图案区中，其分别对应第一掩模上的装置布局区与虚置图案布局区。在一些实施例中，装置区中与虚置图案区中的多个导电图案包含导电层的材料。在一些实施例中，多个导电图案的组成为多晶硅。虚置图案区中的多个导电图案可提供平衡的导电材料/绝缘材料比例，因此可降低装置区中至少一装置图案的芯片内变异。

[0043] 如前所述，图2A至图2J是具有芯片内变异控制的半导体装置200，于图1的方法100的多种制作阶段中的部分剖视图。半导体装置200可包含于微处理器、存储器、及/或其他集成电路中。此外，已简化图2A至图2J以利理解本发明实施例的概念。虽然图中显示的是半导体装置200，但应理解装置可包含数个其他装置如电阻、电容、电感、熔丝、或类似物(未图示于图2A至图2J中以使附图清楚)。

[0044] 图2A是本发明一些实施例中，含基板202的半导体装置的剖视图。在一些实施例中，基板202包含硅基板。另一方法，基板202可包含其他半导体元素材料如锗。基板202也可包含半导体化合物如碳化硅、砷化镓、砷化铟、或磷化铟。基板202可包含半导体合金如硅锗、碳化硅锗、磷砷化镓、或磷化镓铟。在一实施例中，基板202包含磊晶层。举例来说，基板202可具有磊晶层于基体半导体上。此外，基板202可包含绝缘层上半导体结构。举例来说，基板202可包含埋置氧化物层，其形成工艺可为隔离布植氧或其他合适技术如晶圆接合与研磨。

[0045] 图2B是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤102)的剖视图，其包含沉积第一介电层204于基板202上，并采用第一光刻胶层206图案化第一介电层204。在一些实施例中，基板202上的第一介电层204为氮化硅层，其可作为硬掩模以产生浅沟槽隔离结构，以隔离相邻的主动装置如金属氧化物半导体晶体管。应注意的是，虽然图2B中只显示一个浅沟槽隔离结构，但任何数目的浅沟槽隔离结构均属本发明实施例的范畴。在一些实施例中，浅沟槽隔离结构产生于基板202上的装置区201中。在一些其他实施例中，装置区201不含浅沟槽隔离结构。

[0046] 在一些实施例中，第一光刻胶层206可包含负型或正型的光刻胶层，其可回应光刻光源而图案化。在一些其他实施例中，第一光刻胶层206可包含电子束的光刻胶层(如聚甲基丙烯酸甲酯、丙烯酸甲酯、或类似物)，其可回应电子束的光刻能量源而图案化。在一些实施例中，第一光刻胶层206形成于第一介电层204上的方法采用本技术领域已知的沉积工艺，比如旋转涂布、喷涂、浸涂、滚涂、或类似方法。接着在光刻工艺中图案化第一光刻胶层206，其可与多种曝光、显影、烘烤、剥除、蚀刻、与冲洗工艺相关。如此一来，形成图案化的第一光刻胶层206，且开口208露出第一介电层204的上表面的至少一部分，如图2B所示。

[0047] 图2C是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤102)的剖视图，其包含将第一光刻胶层206中的开口208转移至第一介电层204，并采用图案化的第一介电层204作为硬掩模并蚀刻基板202。在这些实施例中，采用第一光刻胶层206作为掩模，蚀刻开口208露出的第一介电层204。在一些实施例中，第一光刻胶层206的开口208露出的第一介电层204的蚀刻方法，可采用干蚀刻工艺如等离子体增强深反应性离子蚀刻，其合适的化学剂取决于第一介电层204的材料而定。在一些实施例中，在蚀刻第一介电层204之后，可由一或多道化学清洁工艺移除第一光刻胶层206，且化学清洁工艺可采用丙酮、1-甲基-2-吡咯烷酮、二甲基亚砜、或其他合适的移除化学剂。在一些实施例中，可在使用化学剂时加热至高于室温，以有效溶解图案化的第一光刻胶层206。移除剂的选择取决于第一光刻胶层206、第一介电层204、与基板202的种类与化学结构而定，以确保这些层状物与化学清洁工艺的化学相容性。在一些实施例中，此清洁工艺之后接着进行采用异丙醇或类似物的冲洗工艺，接着进行采用去离子水的冲洗工艺。

[0048] 在一些实施例中，在蚀刻露出的第一介电层204之后，也可采用干蚀刻工艺(如等离子体增强深反应性离子蚀刻)以蚀刻露出的基板202。在一些实施例中，用以移除基板202中材料的干蚀刻条件(如压力、温度、反应性气体、功率、或类似条件)，不同于用以移除第一介电层204中材料的干蚀刻条件。在一些实施例中，产生沟槽210于基板202中，如图2C所示。

[0049] 图2D是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤102)的剖视图，其包含将第二介电材料212填入基板202的沟槽210。在一些实施例中，第二介电层212包含的材料为至少一下述材料，包含氧化硅、低介电常数材料、其他合适的介电材料、或上述的组合。低介电常数材料可包含氟化氧化硅玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、掺杂碳的氧化硅、Black (购自加州Santa Clara的Applied Materials)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯、SiLK(购自密西根州Midland的Dow Chemical)、聚酰亚胺、及/或其他未来发展的低介电常数介电材料。

[0050] 图2E是一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤102)的剖视图，其包含研磨第二介电层212与第一介电层204，以露出基板202的表面。在一些实施例中，采用化学机械平坦化工艺(其为一般平坦化工艺)研磨基板202、第一介电层204、与第二介电层212。化学机械平坦化工艺采用化学研磨液配方与机械研磨工艺，以移除基板上不想要的导电或介电材料，以达近似完美的平滑表面。由于清洁工艺的特性，来自研磨液的多种污染(如微量金属、移动离子与有机物种)及研磨材料(如氧化硅或氧化铝)可能导向基板表面。具有充填的沟槽的基板202经清洁后，可自基板移除化学机械平坦化之后的污染与材料，并使研磨液残留降低至所需的最小等级，以有效地最大化装置良率。在一些实施例中，平坦化后的基板202中充填的沟槽的上表面，可与基板202的上表面共平面，如图2E所示。在一些实施例中，充填的沟槽可作为浅沟槽隔离215，以分隔基板202中的多种装置。

[0051] 图2F是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤102)的剖视图，其包含沉积与图案化第三介电层216，并产生第一导电结构220。在一些实施例中，第三介电层216包含的材料为至少一下述材料，包含氧化硅、低介电常数材料、其他合适的介电材料、或上述的组合。低介电常数材料可包含氟化氧化硅玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、掺杂碳的氧化硅、Black (购自加州Santa Clara的Applied Materials)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯、SiLK(购自密西根州Midland的Dow Chemical)、聚酰亚胺、及/或其他未来发展的低介电常数介电材料。

[0052] 在一些实施例中，图案化第三介电层216以产生开口218于第三介电层216中的方法，可采用光刻工艺如图2B所示。在一些实施例中，在第三介电层216中的开口218处产生第一导电结构220于基板202中的工艺，包含离子布植及/或扩散。在一些实施例中，第一导电结构220为掺杂区，其掺杂浓度不同于基板202的掺杂浓度。在一些实施例中，第一导电结构220可为具有多种通道掺杂轮廓的p型掺杂区或n型掺杂区，其设置以形成多种集成电路装置如互补式金属氧化物半导体场效应晶体管、影像感测器、及/或发光二极体。

[0053] 图2G是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤102)的剖视图，其包含图案化第三介电层216以产生开口222。在一些实施例中，开口222与开口218之间隔有浅沟槽隔离结构215。

[0054] 图2H是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤104)的剖视图，其包含产生第四介电层224于基板202上的开口218与222处。在一些实施例中，第四介电层224包含的材料为至少一下述材料，包含氧化硅、低介电常数材料、其他合适的介电材料、或上述的组合。低介电常数材料可包含氟化氧化硅玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、掺杂碳的氧化硅、Black (购自加州Santa Clara的Applied Materials)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯、SiLK(购自密西根州Midland的Dow Chemical)、聚酰亚胺、及/或其他未来发展的低介电常数介电材料。在一些实施例中，第四介电层224的形成方法为在基板202上进行热氧化工艺。

[0055] 在一些实施例中，用于第四介电层224的材料包含多种绝缘材料如氧化铝、氧化铪、氧化硅、氧化镧、氧化锆、氧化钡锶钛、氮化硅、或上述的混合物的压合物。在一些实施例中，第四介电层224包含高介电常数的介电材料。第四介电层224的形成方法可采用多种工艺，其包含采用物理气相沉积、化学气相沉积、或类似方法沉积第四介电层224，光刻、与干/湿蚀刻工艺。第四介电层224的厚度控制依据所需的电容值，其为第四介电层224的介电材料的介电常数与操作电压的函数。

[0056] 图2I是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤106)的剖视图，其包含沉积导电层226。在一些实施例中，导电层226可为多晶硅。在一些实施例中，导电层226为化学气相沉积工艺所沉积的多晶硅。

[0057] 图2J是本发明一些实施例中，半导体装置200于多种制作阶段之一(对应图1的步骤108)的剖视图，其包含图案化装置区201之内的导电层226与第四介电层224，以及图案化装置区201之外的导电层226。在一些实施例中，图案化导电层226与第四介电层224的方法采用图2B所示的前述光刻工艺。综上所述，一些实施例在习知的图案化工艺(如光刻)之后形成图案化的光刻胶层，以对准图案化的第三介电层216的至少一部分，使一或多个后续形成的导电图案可耦接基板202中的导电结构(如第一导电结构220)。

[0058] 用于产生导电图案的光刻工艺采用掩模，其中虚置图案布局区可新增至装置布局区之外。在一些实施例中，虚置图案布局区包含多个虚置图案。具有多个虚置图案的掩模，造成多个导电图案形成于第三介电层216上的装置区201之外，如图2J所示。在一些实施例中，虚置图案区中的多个导电图案，其组成可为用于导电层226的材料。在一些实施例中，多个导电图案的组成为多晶硅。虚置图案区中的多个虚置图案228可提供平衡的硅/氧化物比例，使装置区201中多晶硅的装置图案230的电阻在整个装置区201中维持一致，并可避免前述问题。在一些实施例中，虚置图案区中的多个虚置图案228位于装置区201之外，且与装置区201中的装置图案230具有相同厚度。在一些实施例中，在装置区201之外的多个虚置图案228的几何形状，可取决于装置区201中的装置图案230的几何形状与密度，此将搭配图3A至
3C详述如下。

[0059] 在一些实施例中，在图2J所示的步骤之后可进行额外工艺，比如产生重掺杂源极或漏极区、快速热退火多晶硅的装置图案、图案化金属接点、形成硅化物于源极与漏极上、沉积层间介电层、沉积阻障层、形成通孔结构、或类似工艺。在一些实施例中，通常以烧结工艺如加热、雷射照射、或离子束混合等方式形成硅化物结构于源极、漏极、或栅极上。硅化物结构可形成于多晶硅栅极上(通常称作多晶硅化物)或源极/漏极区上(通常称作硅化物)，其形成方法可为自对准的硅化物技术。在一些实施例中，通孔结构包含金属材料如铜或类似物。在一些其他实施例中，通孔结构可包含其他合适的金属材料(如金、钴、银、或类似物)及/或导电材料(如多晶硅)，其仍属本发明实施例的范畴。在一些实施例中，阻障层包含导电材料如金属、金属合金、或金属氮化物，比如氮化钽、钽、氮化钛、钛、钴钨、氮化钨、或类似物。阻障层在沉积金属以形成通孔结构时，可有效避免金属原子扩散至层间介电层。这些材料的沉积技术可为化学气相沉积、物理气相沉积、旋转涂布沉积、及/或其他合适技术。接着进行一或多道的图案化工艺(如光刻工艺、干/湿蚀刻工艺、软/硬烘烤工艺、清洁工艺、或类似工艺)，并以平坦化工艺(如化学机械平坦化)研磨掉多余材料。

[0060] 虽然上述工艺只制作2个装置图案230与2个第一导电结构220于开口218与222中、1个浅沟槽隔离结构215、以及4个虚置图案228，但应理解图2A至2J所示的实施例仅用以举例说明而非局限本发明。因此半导体装置200可包含任何所需数目的装置图案230于装置区中，以及任何所需数目的第一导电结构220、浅沟槽隔离结构215、与虚置图案228于虚置图案区中，其均属于本发明实施例的范畴。装置区201还可包含其他功能结构(如电阻或电容)形成于基板202上。此外，可调换图2A至2J所示的工艺步骤顺序。举例来说，可在图案化第三介电层216之后产生浅沟槽隔离结构215。

[0061] 图3A至图3C是本发明一些实施例中，具有多个虚置图案228于装置区201之外的半导体装置300的例示性俯视图。此仅用以举例而非局限本发明实施例。举例来说，相对于装置区201的任何位置，可具有任意数目的虚置图案228于虚置图案区中。

[0062] 图3A是本发明一些实施例中，具有16个虚置图案228于装置区下侧的虚置图案区302中的半导体装置300的例示性俯视图，以及装置区201中多晶硅的装置图案230沿着中心线A-A’与B-B’的位置相关电阻变异图。此仅用于举例而非局限本发明实施例。举例来说，虚置图案区302中的虚置图案228可为任何数目。此外，虚置图案区302可在装置区201的上侧、下侧、右侧、或左侧。在一些实施例中，装置区201包含主动装置与功能装置(未图示，比如晶体管、电容、或电阻)于基板202之上或之中，其形成方法可采用图2A至图2J所示的工艺。在一些实施例中，这些主动或功能装置包含多晶硅的装置图案230。在一些实施例中，虚置区
302中的16个虚置图案228包含氧化物层如第三介电层216顶部上的图案化多晶硅，如图2J的剖视图所示。

[0063] 在此实施例中，中心线A-A’与B-B彼此交会于装置区201的中心。在一些实施例中，虚置图案区302中的虚置图案228均匀分布。在这些实施例中，虚置图案区302具有宽度304，其大于或等于装置区201的宽度306的一半。在一些实施例中，虚置图案区302中虚置图案228覆盖的总面积，与虚置图案区302、中虚置图案228未覆盖的总面积之间的比例，介于
40％至90％之间。在一些实施例中，16个虚置图案228的几何尺寸各自设置为装置区201中多晶硅的装置图案230的几何尺寸的±30％。举例来说，虚置图案228各自具有宽度Wd与长度Ld，其分别为装置区201中多晶硅的装置图案230的宽度Wp与长度Lp的±30％。在一些实施例中，虚置图案区302中的虚置图案228具有相同的几何尺寸。

[0064] 图3A中的曲线308与309显示装置区210中多晶硅的装置图案230的电阻变异与装置图案230分别沿着中心线A-A’与B-B’的相对位置之间的例示性关系。在一些实施例中，沿着Y轴的电阻变异定义为(R-Rave)/Rave，其中R为多晶硅的装置图案230在剖线上的位置X的电阻值，而Rave为装置区201中多晶硅的装置图案230的平均电阻值。如上所述，装置区201中多晶硅的装置图案230在靠近装置区201的边缘的位置具有较高电阻值，因为装置区
201之外的区域上的氧化物比例较高，此有助于热反射率的局部差异。在一些实施例中，多晶硅的装置图案230的电阻值与电阻变异自装置区201的中心O朝边缘位置A/A’增加，如曲线308所示。依据装置区201中需要调整电阻的多晶硅的装置图案230的位置，可新增虚置布局图案至掩模，以对应制作虚置图案228。以图3A为例，由于多晶硅的虚置图案228只制作在氧化物层如第三介电层216上的装置区201右侧，虚置布局图案只新增在掩模上的对应位置。可调整靠近虚置图案的装置区201中的多晶硅的装置图案230的电阻值。具体而言，装置区201中多晶硅的装置图案230越靠近虚置图案228的位置B’，其电阻值与电阻变异越低，如曲线309所示。

[0065] 图3B是本发明一些实施例中，具有54个虚置图案228于装置区201右下侧的半导体装置310的例示性俯视图，以及装置区201中多晶硅的装置图案230沿着中心线A-A’与B-B’的位置相关电阻变异图。在此实施例中，中心线A-A’与B-B彼此交会于装置区201的中心。在一些实施例中，虚置图案区302、312、与318中的虚置图案228均匀分布。在这些实施例中，虚置图案区302具有宽度304，其大于或等于装置区201的宽度306的一半。虚置图案区312具有宽度314，其大于或等于装置区201的宽度316的一半。在一些实施例中，以宽度304与314定义虚置图案区318。在一些实施例中，虚置图案区302、312、与318中虚置图案228覆盖的总面积，与虚置图案区302、312、与318中虚置图案228未覆盖的总面积之间的比例，介于40％至90％之间。在一些实施例中，544个虚置图案228的几何尺寸各自设置为装置区201中多晶硅的装置图案230的几何尺寸的±30％。举例来说，虚置图案228各自具有宽度Wd与长度Ld，其分别为装置区201中多晶硅的装置图案230的宽度Wp与长度Lp的±30％。在一些实施例中，虚置图案区302、312、与318中的虚置图案228具有相同的几何尺寸。

[0066] 图3B中的曲线318与319显示装置区210中，分别沿着中心线A-A’与B-B’的多晶硅的装置图案230其与位置相关的电阻变异。依据装置区201中需要调整电阻的多晶硅的装置图案230的位置，可新增多晶硅的虚置图案228。以图3B为例，由于多晶硅的虚置图案228新增在氧化物层如第三介电层216上的装置区201的右下侧的虚置图案区302、312、与318中，因此可调整靠近虚置图案区302、312、与318的装置区201中的多晶硅的装置图案230的电阻值。如曲线318与319所示，位置A与B的电阻变异(如实线)大于10％。与装置区201边缘处的多晶硅的装置图案230相比，在装置区中心处的多晶硅的装置图案230离富氧化物区域较远，因此随着多晶硅的装置图案230自位置B与A移动至中心O，电阻变异降低至0％。由于新增多晶硅的虚置图案228，随着多晶硅的装置图案230自中心O移动至位置B’与A’，电阻变异仍维持恒定(在0％附近)。

[0067] 图3C是本发明一些实施例中，具有114个虚置图案228于装置区201周围的半导体装置320的例示性俯视图，以及装置区201中多晶硅的装置图案230沿着中心线A-A’与B-B’的位置相关电阻变异图。在此实施例中，中心线A-A’与B-B彼此交会于装置区201的中心。在一些实施例中，虚置图案区302、312、318、322、与324中的虚置图案228均匀分布。在一些实施例中，虚置图案228为多晶硅的虚置图案。在些实施例中，虚置图案区302与322各自具有宽度304，其大于或等于装置区201的宽度306的一半。虚置图案区312与324各自具有宽度314，其大于或等于装置区201的宽度316的一半。在一些实施例中，虚置图案区302、312、
318、322、与324中虚置图案228覆盖的总面积，与虚置图案区302、312、318、322、与324中虚置图案228未覆盖的总面积之间的比例，介于40％至90％之间。在一些实施例中，114个虚置图案228的几何尺寸各自设置为装置区201中多晶硅的装置图案230的几何尺寸的±30％。
举例来说，虚置图案228各自具有宽度Wd与长度Ld，其分别为装置区201中多晶硅的装置图案230的宽度Wp与长度Lp的±30％。在一些实施例中，虚置图案区中的虚置图案228具有相同的几何尺寸。

[0068] 图3C中的曲线328与329显示装置图案230的电阻变异与装置图案230分别在装置区201内的中心线A-A’与B-B’上的位置之间的例示性关系。由于多晶硅的虚置图案228新增至装置区201周围的虚置图案区302、312、318、322、与324中，可调整靠近虚置图案区302、312、318、322、与324的装置区201中多晶硅的装置图案230的电阻值。如曲线328与329所示，装置区201的中心线A-A’与B-B’上的装置图案230其电阻变异(见图3C中的实线)维持相对恒定，此与图3A的曲线所示的不含虚置图案228的装置区201的中心线A-A’与B-B’上的装置图案230的电阻变异相反。

[0069] 上述实施例的特征有利于本技术领域中具有通常知识者理解本揭露。本技术领域中具有通常知识者应理解可采用本揭露作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者也应理解，这些等效置换并未脱离本揭露精神与范畴，并可在未脱离本揭露的精神与范畴的前提下进行改变、替换、或更动。

[0070] 在一实施例中，制作半导体装置的方法包括：沉积第一介电层于半导体基板芯片上；图案化第一介电层上的导电层，以产生至少一装置区与至少一虚置图案区，其中至少一装置区包括多个第一导电图案，且至少一虚置图案区包括多个第二导电图案，以控制芯片内变异。

[0071] 在一些实施例中，导电层包括多晶硅。

[0072] 在一些实施例中，至少一虚置图案区在至少一装置区之外。

[0073] 在一些实施例中，至少一虚置图案区各自具有第一宽度，至少一装置区具有第二宽度，且第一宽度至少为第二宽度的一半。

[0074] 在一些实施例中，至少一虚置图案区中的第一面积与第二面积之间的填充率介于40％至90％之间，其中第一面积为第二导电图案覆盖第一介电层的总面积，且第二面积为不具有第二导电图案的第一介电层的总面积。

[0075] 在一些实施例中，至少一虚置图案区中的第二导电图案各自包括第一几何尺寸，至少一装置区中的第一导电图案包括第二几何尺寸，且第一几何尺寸为第二几何尺寸的±30％。

[0076] 在一些实施例中，上述方法还包括：图案化第一介电层上的第一光刻胶层；蚀刻第一介电层；以及形成至少一导电结构于半导体基板芯片上。

[0077] 在一些实施例中，上述方法还包括：成长第二介电层于半导体基板芯片上；沉积导电层于半导体基板芯片上；以及退火具有第一导电图案于至少一装置区与第二导电图案于至少一虚置图案区的图案化的导电层。

[0078] 在另一实施例中，半导体装置包括：至少一装置区；以及至少一虚置图案区，其中至少一装置区与至少一虚置图案区图案化于半导体基板芯片上的第一介电层上，其中至少一装置区包括多个第一导电图案，且至少一虚置图案区包括多个第二导电图案，以控制芯片内变异。

[0079] 在一些实施例中，导电层包括多晶硅。

[0080] 在一些实施例中，至少一虚置图案区在至少一装置区之外。

[0081] 在一些实施例中，至少一虚置图案区具有第一宽度，至少一装置区具有第二宽度，且第一宽度至少为第二宽度的一半。

[0082] 在一些实施例中，至少一虚置图案区中的第一面积与第二面积之间的填充率介于40％至90％之间，其中第一面积为第二导电图案覆盖第一介电层的总面积，且第二面积为不具有第二导电图案的第一介电层的总面积。

[0083] 在一些实施例中，至少一虚置图案区中的第二导电图案各自包括第一几何尺寸，至少一装置区中的第一导电图案包括第二几何尺寸，且第一几何尺寸为第二几何尺寸的±30％。

[0084] 在一些实施例中，上述半导体装置还包括：至少一导电结构于半导体基板芯片中；以及至少一浅沟槽隔离结构于半导体基板芯片中。

[0085] 在又一实施例中，制作半导体装置的方法，包括：形成至少一导电结构于半导体基板芯片上；沉积第一介电层于半导体基板芯片上；沉积一导电层于第一介电层上；图案化该第一介电层上的导电层，以产生至少一装置区与至少一虚置图案区，其中至少一装置区包括多个第一导电图案，且至少一虚置图案区包括多个第二导电图案，以控制芯片内变异；以及退火具有第一导电图案于至少一装置区中以及第二导电图案于至少一虚置图案区中的半导体基板芯片。

[0086] 在一些实施例中，至少一虚置图案区在至少一装置区之外。

[0087] 在一些实施例中，至少一虚置图案区具有第一宽度，至少一装置区具有第二宽度，且第一宽度至少为第二宽度的一半。

[0088] 在一些实施例中，至少一虚置图案区中的第一面积与第二面积之间的填充率介于40％至90％之间，其中第一面积为第二导电图案覆盖第一介电层的总面积，且第二面积为不具有第二导电图案的第一介电层的总面积。

[0089] 在一些实施例中，至少一虚置图案区中的第二导电图案各自包括第一几何尺寸，至少一装置区中的第一导电图案包括第二几何尺寸，且第一几何尺寸为第二几何尺寸的±30％。

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半导体装置与制作半导体装置的方法

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