技术领域
[0001] 本
发明涉及集成电路技术领域，尤其涉及一种快速起振的
晶体振荡器电路。
背景技术
[0002] 晶体振荡器具有很好的
频率准确度和稳定度，且体积小、功耗低，常被用作时间频率基准，广泛应用于通信、雷达、导航和制导等系统中。晶体振荡器能够为各种
电子系统提供高
精度的时钟
信号，其中一些应用环境要求晶体振荡器的起振时间越短越好，比如，在
物联网系统中，需要在睡眠和激活之间不断进行切换，为了达到更短的切换时间，需要晶体振荡器的起振时间更短，与此同时，越来越多的电子产品要求缩短开机时间，也需要通过缩短晶体振荡器的起振时间来实现。如何实现晶体振荡器的快速起振成为本领域技术人员需要解决的技术问题。
发明内容
[0003] 本发明的目的旨在提供一种快速起振的晶体振荡器电路，实现快速起振。
[0004] 为了本发明的目的，本发明采取的一种技术方案如下：
[0005] 一种快速起振的晶体振荡器电路，包括基
本振荡电路，所述快速起振的晶体振荡器电路还包括环形振荡器、比较器、逻辑计数电路、第一
开关、第二开关、第三开关……第N1开关，N1为正整数，且N1≥3；所述第一开关的输入端接电源，输出端与基本振荡电路的电源端连接；所述第二开关的输入端接电源，输出端与环形振荡器的电源端连接；所述环形振荡器的输入端接收上电使能信号，输出端与第三开关的输入端连接，第三开关至第N1开关依次
串联，第N1开关的输出端与基本振荡电路的输入端连接；所述基本振荡电路的输入端和输出端分别与比较器的两个输入端连接；所述比较器的输出端输出
时钟信号，并将时钟信号输出给逻辑计数电路的一个输入端；所述逻辑计数电路的另一个输入端接收上电复位信号，输出端分别输出第二开关
控制信号、第三开关控制信号……第N1开关控制信号，控制第二开关、第三开关……第N1开关闭合或断开；所述上电复位信号控制第一开关闭合或断开。
[0006] 为了本发明的目的，本发明采取的另一种技术方案如下：
[0007] 一种快速起振的晶体振荡器电路，包括基本振荡电路，所述快速起振的晶体振荡器电路还包括环形振荡器、比较器、逻辑计数电路、第三开关至第N1开关，N1为正整数，且N1≥3；所述环形振荡器的电源端和基本振荡电路的电源端接电源；所述环形振荡器的输入端接收上电使能信号，输出端与第三开关的输入端连接，第三开关至第N1开关依次串联，第N1开关的输出端与基本振荡电路的输入端连接；所述基本振荡电路的输入端和输出端分别与比较器的两个输入端连接；所述比较器的输出端输出时钟信号，并将时钟信号输出给逻辑计数电路的一个输入端；所述逻辑计数电路的另一个输入端接收上电复位信号，输出端分别输出第三开关控制信号至第N1开关控制信号，控制第三开关至第N1开关闭合或断开。
[0008] 作为具体的实施方式，所述逻辑计数电路包括与
门、第一个D触发器、第二个D触发器、第一个非门、第二个非门以及(N1-1)个或(N1-2)个输出非门，所述与门的一个输入端接收比较器输出的时钟信号，另一个输入端接收上电复位信号，输出端与第一个D触发器的时钟信号输入端连接，第一个D触发器的D端口与第一个非门的输出端连接，Q端口与第一个非门的输入端以及第二个非门的输入端连接，第二个非门的输出端与第二个D触发器的时钟信号输入端连接，第二个D触发器的D端口与Reset端口连接，Q端口分别与(N1-1)个或(N1-2)个输出非门的输入端连接，
[0009] 或，所述逻辑计数电路包括与门、第一个D触发器、第二个D触发器……第N3个D触发器、第一个非门、第二个非门……第N3个非门以及(N1-1)个或(N1-2)个输出非门，N3为正整数，且N3≥3，所述与门的一个输入端接收比较器输出的时钟信号，另一个输入端接收上电复位信号，输出端与第一个D触发器的时钟信号输入端连接，第n个D触发器的D端口与第n个非门的输出端连接，Q端口与第n个非门的输入端以及第(n+1)个D触发器的时钟信号输入端连接，n＝1至(N3-2)，第(N3-1)个D触发器的D端口与第(N3-1)个非门的输出端连接，Q端口与第(N3-1)个非门的输入端以及第N3个非门的输入端连接，第N3个非门的输出端与第N3个D触发器的时钟信号输入端连接，第N3个D触发器的D端口与Reset端口连接，Q端口分别与(N1-1)个或(N1-2)个输出非门的输入端连接；
[0010] 所述(N1-1)个或(N1-2)个输出非门的输出端分别输出控制第二开关、第三开关……第N1开关或第三开关至第N1开关的开关控制信号；所述第一个D触发器的Reset端、第二个D触发器的Reset端……第N3个D触发器的Reset端均接收上电复位信号。
[0011] 作为具体的实施方式，所述环形振荡器包括与非门、第一非门、第二非门、第三非门……第N2非门，N2＝3，7，9，11……；所述与非门的一个输入端接收上电复位信号，输出端与第一非门的输入端连接，第一非门、第二非门、第三非门……第N2非门串联连接，第(N2-1)非门的输出端与第一非门的另一个输入端连接，第N2非门的输出端输出振荡时钟。
[0012] 进一步地，所述快速起振的晶体振荡器电路还包括第一
缓冲器和/或第二缓冲器；所述第一缓冲器连入环形振荡器与第三开关之间，输入端与环形振荡器的输出端连接，输出端与第三开关的输入端连接；所述第二缓冲器的输入端与所述比较器的输出端连接，输出端输出时钟信号。
[0013] 进一步地，所述快速起振的晶体振荡器电路还包括第一
电阻；所述第一电阻连入第N1开关与基本晶振电路之间，一端与第N1开关的输出端连接，另一端与基本晶振电路的输入端连接。
[0014] 作为具体的实施方式，所述环形振荡器包括与非门、第一非门、第二非门、第三非门……第N2非门，N2＝3，7，9，11……；所述与非门的一个输入端接收上电复位信号，输出端与第一非门的输入端连接，第一非门、第二非门、第三非门……第N2非门串联连接，第(N2-1)非门的输出端与第一非门的另一个输入端连接，第N2非门的输出端输出振荡时钟。
[0015] 进一步地，所述快速起振的晶体振荡器电路还包括第一缓冲器和/或第二缓冲器；所述第一缓冲器连入环形振荡器与第三开关之间，输入端与环形振荡器的输出端连接，输出端与第三开关的输入端连接；所述第二缓冲器的输入端与所述比较器的输出端连接，输出端输出时钟信号。
[0016] 进一步地，所述快速起振的晶体振荡器电路还包括第一电阻；所述第一电阻连入第N1开关与基本晶振电路之间，一端与第N1开关的输出端连接，另一端与基本晶振电路的输入端连接。
[0017] 作为具体的实施方式，所述晶振基本电路包括反相
放大器、反馈电阻、晶振、第一电容以及第二电容；所述反相放大器INV的输入端与第N1开关的输出端、比较器的一个输入端、反馈电阻的一端、晶振的一端以及第一电容的一端连接；所述反相放大器的输出端与比较器的另一个输入端、反馈电阻的另一端、晶振的另一端以及第二电容的一端连接；所述反相放大器的电源端与所述第一开关的另一端连接或直接与电源连接；所述反相放大器的接地端、第一电容的另一端以及第二电容的另一端接地。
[0018] 本发明有益效果：
[0019] 由以上技术方案可知，本发明通过环形振荡器输出
激励信号给晶振基本电路的输入端，加快基本晶振电路的起振时间，通过逻辑计数电路对基本晶振电路的输出的时钟信号进行计数，控制环形振荡器在基本晶振电路起振稳定后停止输出激励给基本晶振电路。与此同时，本发明通过第二开关在晶振基本电路起振稳定后，断开电源与环形振荡器之间的连接，使环形振荡器停止振荡，降低功耗，通过第三开关至第N1开关在晶振基本电路起振稳定后，断开环形振荡器与晶振基本电路之间的连接，防止环形振荡器输出的振荡时钟对晶振基本电路正常工作的影响，而且降低
电容耦合对晶振基本电路的干扰。进一步地，本发明通过第一缓冲器、第二缓冲器增加时钟驱
动能力，使得时钟信号具有良好的上升沿和下降沿。进一步地，本发明通过第一电阻分压，降低由于输出给晶振基本电路的激励信号驱动能力太强，导致晶振基本电路的工作状态偏差太大，环形振荡器停止输出激励信号给晶振基本电路之后需要重新建立偏置
电压，进而导致晶振基本电路起振时间更长的几率。
附图说明
[0020] 为了更清楚地说明本发明
实施例，下面对实施例中所需要使用的附图做简单的介绍。下面描述中的附图仅仅是本发明中的实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
[0021] 图1是本发明实施例一提供的快速起振的晶体振荡器电路的结构
框图；
[0022] 图2是本发明实施例一提供的环形振荡器的电路原理图；
[0023] 图3是本发明实施例一提供的逻辑计数电路的电路原理图。
具体实施方式
[0024] 下面结合附图，对本发明进行详细的说明。
[0025] 为了使本发明的目的、技术方案、优点更加清楚明白，以下结合附图及实施例对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0026] 实施例一
[0027] 如图1所示，一种快速起振的晶体振荡器电路，包括晶振基本电路、环形振荡器、第一缓冲器BUF1、第二缓冲器BUF2、比较器CMP、逻辑计数电路、第一开关S1、第二开关S2、第三开关S3以及第四开关S4；晶振基本电路包括反相放大器INV、反馈电阻RF、晶振XTAL、第一电容C1以及第二电容C2；第一开关S1的输入端接电源VDD，输出端与反相放大器INV的电源端连接；第二开关S2的输入端接电源VDD，输出端与环形振荡器的电源端连接；环形振荡器的输入端接收上电使能信号EN，输出端与第一缓冲器BUF1的输入端连接；第一缓冲器BUF1的输出端与第三开关S3的输入端连接，第三开关S3的输出端与第四开关S4的输入端连接，第四开关S4的输出端与第一电阻R1的一端连接；第一电阻R1的另一端与反相放大器INV的输入端、比较器CMP的
反相输入端、反馈电阻RF的一端、晶振XTAL的一端以及第一电容C1的一端连接；反相放大器INV的输出端与比较器CMP的同相输入端、反馈电阻RF的另一端、晶振XTAL的另一端以及第二电容C2的一端连接；反相放大器INV的接地端、第一电容C1的另一端以及第二电容C2的另一端接地GND；比较器CMP的输出端与第二缓冲器BUF2的输入端以及逻辑计数电路的一个输入端连接；第二缓冲器BUF2的输出端输出时钟信号CLKO；逻辑计数电路的另一个输入端接收上电复位信号EN，输出端分别输出第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4给第二开关S2、第三开关S3以及第四开关S4，控制第二开关S2、第三开关S3以及第四开关S4闭合或断开；上电复位信号EN输出给第一开关S1，控制第一开关S1闭合或断开。
[0028] 在本实施例中，上电复位信号EN是电源上电前维持低电平，电源上电后变为高电平的信号；环形振荡器输出与晶体振荡器工作频率相同或相近的振荡时钟CLKring；振荡时钟CLKring在上电复位信号EN启动(即上电复位信号从低电平变为高电平)之后，通过第一缓冲器BUF1、第三开关S3、第四开关S4以及第一电阻R1注入晶振基本电路的输入端，比较器CMP将晶振基本电路输出的
正弦波振荡转换为时钟信号CLK，时钟信号CLK为方波信号；逻辑计数电路对比较器CMP输出的时钟信号CLK进行计数；在上电复位信号EN启动之前，逻辑计数电路输出的第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4，控制第二开关S2、第三开关S3以及第四开关S4断开；上电复位信号EN启动之后，逻辑计数电路的计数值达到所需数值之前，即晶振基本电路起振尚未稳定时，逻辑计数电路输出的第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4，控制第二开关S2、第三开关S3以及第四开关S4闭合；上电复位信号EN启动之后，计数值达到所需数值时，即晶振基本电路起振稳定后，逻辑计数电路输出的第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4，控制第二开关S2、第三开关S3以及第四开关S4断开。
[0029] 在本实施例中，第二开关S2在晶振基本电路起振稳定后，断开电源VDD与环形振荡器之间的连接，使环形振荡器停止振荡，降低功耗；连在环形振荡器与第一电阻R1之间的第三开关S3以及第四开关S4用于在晶振基本电路起振稳定后，断开环形振荡器与晶振基本电路之间的连接，防止环形振荡器输出的振荡时钟CLKring对晶振基本电路正常工作的影响，而且降低电容耦合对晶振基本电路的干扰；第一缓冲器BUF1和第二缓冲器BUF2均包括两个串联的
反相器，用于增加时钟驱动能力，使得时钟信号具有良好的上升沿和下降沿；第一电阻R1用于降低由于输出给晶振基本电路的激励信号驱动能力太强，导致晶振基本电路的工作状态偏差太大，环形振荡器停止输出激励信号给晶振基本电路之后需要重新建立偏置电压，进而导致晶振基本电路起振时间更长的几率。
[0030] 在本实施例中，环形振荡器与第一电阻R1之间连入两个开关，相比只连入一个开关，隔离度更好。
[0031] 在本实施例中，第一开关S1、第二开关S2、第三开关S3以及第四开关S4均为传输门开关；上电复位信号EN输出给第一开关S1的C端，上电复位信号EN取反后输出给第一开关S1的C反端；上电前，上电复位信号EN为低电平，第一开关S1断开；上电后，上电复位信号EN为高电平，第一开关S1闭合，电源VDD给反相放大器INV供电；第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4分别输出给第二开关S2的C端、第三开关S3的C端以及第四开关S4的C端，第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4取反后分别输出给第二开关S2的C反端、第三开关S3的C反端以及第四开关S4的C反端；上电前，上电复位信号EN为低电平，第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4均为低电平，第二开关S2、第三开关S3以及第四开关S4断开；上电后，上电复位信号EN变为高电平，逻辑计数电路的计数值达到所需数值之前，第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4变为高电平，控制第二开关S2、第三开关S3以及第四开关S4闭合；上电后，上电复位信号EN变为高电平，逻辑计数电路的计数值达到所需数值之后，第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4变为低电平，控制第二开关S2、第三开关S3以及第四开关S4断开。
[0032] 如图2所示，在本实施例中，环形振荡器包括与非门NAND、第一非门NOT1、第二非门NOT2、第三非门NOT3、第四非门NOT4以及第五非门NOT5；与非门NAND的电源端、第一非门NOT1的电源端、第二非门NOT2的电源端、第三非门NOT3的电源端、第四非门NOT4的电源端以及第五非门NOT5的电源端与第二开关S2的输出端连接，与非门NAND的一个输入端接收上电复位信号EN，输出端与第一非门NOT1的输入端连接，第一非门NOT1的输出端与第二非门NOT2的输入端连接，第二非门NOT2的输出端与第三非门NOT3的输入端连接，第四非门NOT4的输出端与第五非门NOT5的输入端以及与非门NAND的另一个输入端连接；第五非门NOT5的输出端输出振荡时钟CLKring。
[0033] 在本实施例中，环形振荡器只有在上电复位信号EN变为高电平且第二开关S2闭合，连接电源VDD时，输出振荡时钟CLKring。
[0034] 如图3所示，在本实施例中，逻辑计数电路包括与门AND、第一个D触发器D1、第二个D触发器D2、第三个D触发器D3、第四个D触发器D4、第五个D触发器D5、第六个D触发器D6、第一个非门NOT_D1、第二个非门NOT_D2、第三个非门NOT_D3、第四个非门NOT_D4、第五个非门NOT_D5、第六个非门NOT_D6以及三个输出非门NOT；与门AND的一个输入端接比较器CMP输出的时钟信号CLK，另一个输入端接收上电复位信号EN，输出端与第一个D触发器D1的时钟信号输入端Clk连接；第一个D触发器D1的D端口与第一个非门NOT_D1的输出端连接，Q端口与第一个非门NOT_D1的输入端以及第二个D触发器D2的时钟信号输入端Clk连接；第二个D触发器D2的D端口与第二个非门NOT_D2的输出端连接，Q端口与第二个非门NOT_D2的输入端以及第三个D触发器D3的时钟信号输入端Clk连接；第三个D触发器D3的D端口与第三个非门NOT_D3的输出端连接，Q端口与第三个非门NOT_D3的输入端以及第四个D触发器D4的时钟信号输入端Clk连接；第四个D触发器D4的D端口与第四个非门NOT_D4的输出端连接，Q端口与第四个非门NOT_D4的输入端以及第五个D触发器D5的时钟信号输入端Clk连接；第五个D触发器D5的D端口与第五个非门NOT_D5的输出端连接，Q端口与第五个非门NOT_D5的输入端以及第六个非门NOT_D6的输入端连接，第六个非门NOT_D6的输出端与第六个D触发器D6的时钟信号输入端Clk连接；第六个D触发器D6的D端口与Reset端口连接，Q端口分别与三个非门NOT的输入端连接，三个非门NOT的输出端分别输出第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4；第一个D触发器D1的Reset端、第二个D触发器D2的Reset端、第三个D触发器D3的Reset端、第四个D触发器D4的Reset端、第五个D触发器D5的Reset端以及第六个D触发器D6的Reset端均接上电复位信号EN。
[0035] 在本实施例中，第一个D触发器D1、第二个D触发器D2、第三个D触发器D3、第四个D触发器D4、第五个D触发器D5以及第六个D触发器D6均为上升沿触发器；第六个D触发器D6的Q端口输出的信号在时钟信号CLK的2(6-1)即25个上升沿处(即逻辑计数电路计数值为25个)由低电平变为高电平，相应的三个输出非门NOT输出的第二开关控制信号SW2、第三开关控制信号SW3以及第四开关控制信号SW4由高电平变为低电平，控制第二开关S2、第三开关S3以及第四开关S4由闭合变为断开。
[0036] 实施例二
[0037] 本实施例与实施例一的区别在于：不包括第四开关S4；第三开关S3的另一端直接与第一电阻R1的一端连接；逻辑计数电路只包括两个输出非门NOT，两个输出非门NOT输出第二开关控制信号SW2以及第三开关控制信号SW3给第二开关S2以及第三开关S3，控制第二开关S2以及第三开关S3闭合或断开。
[0038] 实施例三
[0039] 本实施例与实施例一或实施例二的区别在于：包括第一开关S1、第二开关S2、第三开关S3……第N1开关SN1，N1为正整数，且N1≥3；第三开关S3至第N1开关SN1串联连接后，连在环形振荡器的输出端与第一电阻R1之间；逻辑计数电路包括(N1-1)个输出非门NOT，(N1-1)个输出非门NOT分别输出第二开关控制信号SW2、第三开关控制信号SW3……第N1开关控制信号SWN1给第二开关S2、第三开关S3……第N1开关SN1，控制第二开关S2、第三开关S3……第N1开关SN1闭合或断开。
[0040] 实施例四
[0041] 本实施例与实施例一或实施例二或实施例三的区别在于：不包括第一开关S1和第二开关S2；电源VDD直接接环形振荡器的电源端以及反相放大器INV的电源端。
[0042] 在本实施例中，逻辑计数电路包括(N1-2)个输出非门NOT，(N1-2)个输出非门NOT分别输出第三开关控制信号SW3至第N1开关控制信号SWN1给第三开关S3至第N1开关SN1，控制第三开关S3至第N1开关SN1闭合或断开。
[0043] 实施例五
[0044] 本实施例与实施例一或实施例二或实施例三或实施例四的区别在于：环形振荡器不包括第四非门NOT4以及第五非门NOT5；第一非门NOT1、第二非门NOT2以及第三非门NOT3串联连接，第一非门NOT1的输入端与与非门NAND的输出端连接，第二非门NOT2的输出端和与非门NAND的另一个输入端连接；第三非门NOT3的输出端输出振荡时钟CLKring。
[0045] 实施例六
[0046] 本实施例与实施例一或实施例二或实施例三或实施例四或实施例五的区别在于：环形振荡器包括与非门NAND、第一非门NOT1、第二非门NOT2、第三非门NOT3……第N2非门NOTN2，N2＝3，5，7，9，11……，即N2取≥3的奇数；与非门NAND的一个输入端接上电复位信号EN，输出端与第一非门NOT1的输入端连接，第一非门NOT1、第二非门NOT2、第三非门NOT3……第N2非门NOTN2串联连接，第(N2-1)非门NOT(N2-1)的输出端与第一非门NOT1的另一个输入端连接，第N2非门NOTN2的输出端输出振荡时钟CLKring。
[0047] 实施例七
[0048] 本实施例与实施例一或实施例二或实施例三或实施例四或实施例五或实施例六的区别在于：逻辑计数电路包括与门AND、第一个D触发器D1、第二个D触发器D2、第一个非门NOT_D1、第二个非门NOT_D2以及输出非门NOT；与门AND的一个输入端接比较器CMP输出的时钟信号CLK，另一个输入端接收上电复位信号EN，输出端与第一个D触发器D1的时钟信号输入端Clk连接；第一个D触发器D1的D端口与第一个非门NOT_D1的输出端连接，Q端口与第一个非门NOT_D1的输入端以及第二个非门NOT_D2的输入端连接，第二个非门NOT_D2的输出端与第二个D触发器D2的时钟信号输入端Clk连接；第二个D触发器D2的D端口与Reset端口连接，Q端口分别与相应的输出非门NOT的输入端连接。
[0049] 在本实施例中，第二个D触发器D2的Q端口输出的信号在时钟信号CLK的2个上升沿(即逻辑计数电路计数值为两个)处由低电平变为高电平，相应的输出非门NOT输出的开关控制信号由高电平变为低电平，控制开关由闭合变为断开。
[0050] 实施例八
[0051] 本实施例与实施例一或实施例二或实施例三或实施例四或实施例五或实施例六或实施例七的区别在于：逻辑计数电路包括与门AND、第一个D触发器D1、第二个D触发器D2……第N3个D触发器DN3、第一个非门NOT_D1、第二个非门NOT_D2……第N3个非门NOT_DN3以及输出非门NOT，N3为正整数，且N3≥3；与门AND的一个输入端接比较器CMP输出的时钟信号CLK，另一个输入端接收上电复位信号EN，输出端与第一个D触发器D1的时钟信号输入端Clk连接；第n个D触发器Dn的D端口与第n个非门NOT_Dn的输出端连接，Q端口与第n个非门NOT_Dn的输入端以及第(n+1)个D触发器D(n+1)的时钟信号输入端Clk连接，n＝1至(N3-2)；第(N3-1)个D触发器D5的D端口与第(N3-1)个非门NOT_D5(N3-1)的输出端连接，Q端口与第(N3-1)个非门NOT_D(N3-1)的输入端以及第N3个非门NOT_DN3的输入端连接，第N3个非门NOT_DN3的输出端与第N3个D触发器DN3的时钟信号输入端Clk连接；第N3个D触发器DN3的D端口与Reset端口连接，Q端口分别与相应的输出非门NOT的输入端连接。
[0052] 在本实施例中，第N3个D触发器DN3的Q端口输出的信号在时钟信号CLK的2(N3-1)个上升沿(即逻辑计数电路计数值为2(N3-1)个)处由低电平变为高电平，相应的非门NOT输出的开关控制信号由高电平变为低电平，控制开关由闭合变为断开。
[0053] 以上所述仅是本发明的优选实施例，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
