반대-극성 쇼트키 다이오드 필드 가드링을 구비한 쇼트키 다이오드{Schottky diode with opposite-polarity schottky diode field guard ring}

본 발명은 전자 반도체 소자들에 관한 것이다. 구체적으로, 본 발명은 반도체 기판들 상에 제조된 쇼트키 배리어 다이오드들(Schottky barrier diodes)에 관한 것이다.

쇼트키 다이오드는 예를 들어 RF 믹서(RF mixer) 또는 검출 다이오드(detector diode), 전원 정류기(power rectifier) 또는 클램프 다이오드(clamp diode) 등과 같은 고주파수, 빠른 스위칭 또는 다른 전자 회로들에서 사용될 수 있는 전자 부품이다. 쇼트키 다이오드는 그 구동을 위하여 금속-반도체 계면에서의 정류 배리어(즉, 금속-반도체 계면을 가로지르는 반도체 및 금속 페르미 레벨(Fermi level)의 다수 캐리어 밴드 에지(majority carrier band edge)의 에너지 위치에서의 미스매치)를 활용할 수 있다. 쇼트키 다이오드 내의 전도(conduction)는 배리어를 통과하는 다수 캐리어들의 열이온 발산(thermionic emission)에 의해 조절된다. 따라서, 쇼트키 다이오드는 소수 캐리어 효과들에 의해 제한 받지 않는 스위치 속도를 갖는 다수 캐리어 소자일 수 있다.

쇼트키 다이오드는 개별 부품으로 제조될 수 있거나, 집적 반도체 회로 내에 병합될 수 있다. 일반적인 쇼트키 다이오드 구조는 반도체 층과 정류 접촉(rectifying contact)하는 금속 또는 금속 실리사이드 도전층을 포함할 수 있다. 쇼트키 다이오드가 우수한 순방향 스위치 특성들을 가질 수 있을지라도, 역방향 바이어스된 쇼트키 다이오드에서는 콘택 층에서의 큰 전계들 또는 정류 배리어가 상대적으로 낮은 항복 전압들(breakdown voltages) 및/또는 상대적으로 열등한 누설 특성들(leakage characteristics)을 유발할 수 있다. 존재할 수 있는 상대적으로 큰 에지 전계들을 해결하기 위하여, 통상의 쇼트키 다이오드 구조들에서는 쇼트키 콘택 층의 에지가 필드 완화 가드링(field relief guard ring)(즉, 확산된 반대-도핑된(oppositely-doped) 반도체 영역) 상에 놓여진다. 금속 또는 금속 실리사이드 도전층과 오믹 접촉(ohmic contact)하는 가드링은 쇼트키 다이오드의 역방향 항복 특성들을 향상시킬 수 있다. 그러나, 가드링은 이러한 구조물 내에 기생 바이폴라 접합 트랜지스터(parasitic bipolar junction transistor)를 유도할 수 있다. 작용하거나 활성 상태에 있는 기생 바이폴라 접합 트랜지스터는 작은 이미터-베이스(emitter-base) 전류들을 증폭하여 상대적으로 큰 기판 전류들을 생성하며 이러한 쇼트키 다이오드의 순방향 특성들을 열화시킬 수 있다.

본 발명은 기생 바이폴라 접합 트랜지스터 작용을 억제하고 높은 역방향 항복 전압을 제공할 수 있는 전자 반도체 소자들 및 이들의 구동 방법을 제공하기 위한 것이다.

본 발명의 일반적인 일 측면에서, 장치는 실리콘 기판의 표면 영역에 인접한 절연 성분을 구비하는 상기 실리콘 기판을 포함한다. n-웰 영역이 상기 실리콘 기판 내에 배치된다. 게다가, p-웰 가드링 영역이 상기 n-웰 영역 및 상기 절연 성분 사이의 상기 실리콘 기판 내에 배치된다. 도전층(예를 들어, 금속 실리사이드 층)이 상기 표면 콘택 영역 상에 배치되거나 위치한다. 상기 배치된 도전층은 중앙부 및 상기 중앙부로부터 상기 절연 성분까지 측방향으로 연장하는 에지부를 구비한다. 상기 도전층의 상기 중앙부는 상기 실리콘 기판의 상기 n-웰 영역과 n-형 정류 접촉을 형성한다. 상기 도전층의 상기 중앙부 및 상기 n-웰 영역은 n-형 쇼트키 다이오드를 형성한다. 게다가, 상기 도전층의 상기 에지부는 상기 p-웰 가드링 영역과 p-형 정류 접촉을 형성한다. 상기 p-형 정류 접촉은 상기 n-형 정류 접촉과 인접하며, 상기 n-형 정류 접촉으로부터 상기 절연 성분까지 연장한다. 상기 도전층의 상기 에지부 및 상기 p-웰 가드링 영역은 상기 n-형 쇼트키 다이오드와 전기적으로 병렬인 p-형 가드링 쇼트키 다이오드를 형성한다.

본 발명의 일반적인 일 측면에서, 전자 소자는 반도체 기판 상에 배치된 절연 성분에 의해 정의되는 그 외곽 에지(outer edge)를 구비하는 표면 콘택 영역을 갖는 상기 반도체 기판을 포함한다. 상기 반도체 기판은 상기 표면 콘택 영역 하부의 도핑된 웰 영역 및 반대-도핑된 웰 영역을 구비한다. 도전층은 상기 표면 콘택 영역 상에 배치된다. 상기 도전층은 중앙부 및 에지부를 구비한다. 상기 중앙부 및 상기 에지부 모두는 상기 반도체 기판과 접촉한다. 상기 에지부는 상기 중앙부로부터 상기 표면 콘택 영역의 상기 외곽 에지까지 측방향으로 연장한다. 상기 도전층의 상기 중앙부는 상기 반도체 기판의 상기 도핑된 웰 영역과 제1 정류 접촉을 형성한다. 상기 도전층의 상기 중앙부 및 상기 도핑된 웰 영역은 일차 쇼트키 다이오드(primary Schottky diode)를 형성한다. 게다가, 상기 도전층의 상기 에지부는 상기 반도체 기판의 상기 반대-도핑된 웰 영역과 제2 정류 접촉을 형성한다. 상기 제2 정류 접촉은 상기 제1 정류 접촉으로부터 상기 표면 콘택 영역의 상기 외곽 에지까지 연속적으로 연장한다. 상기 도전층의 상기 에지부 및 상기 반대-도핑된 웰 영역은 상기 일차 쇼트키 다이오드와 병렬이며 상기 반도체 기판의 상기 도핑된 웰 영역 및 상기 반대-도핑된 웰 영역의 pn 접합 계면(pn junction interface)과 직렬인 가드링 쇼트키 다이오드(guard ring Schottky diode)를 형성한다. 상기 가드링 쇼트키 다이오드는 상기 일차 쇼트키 다이오드와 반대 극성을 갖는다.

상기 전자 소자는, 상기 일차 쇼트키 다이오드가 순방향 바이어스될 때 상기 가드링 쇼트키 다이오드가 자동적으로 역방향 바이어스되어 상기 도전성 콘택 층으로부터 상기 반대-도핑된 가드링 영역을 전기적으로 고립시켜 상기 반대-도핑된 가드링 영역, 상기 도핑된 웰 영역 및 상기 기판 사이의 기생 바이폴라 접합 트랜지스터 작용(예를 들어, 증폭)을 억제하도록 구성된다. 상기 전자 소자는 또한, 상기 일차 쇼트키 다이오드가 역방향 바이어스될 때, 상기 가드링 쇼트키 다이오드가 자동적으로 순방향 바이어스되어 상기 도핑된 및 반대-도핑된 웰 영역들의 상기 pn 접합 계면을 역방향 바이어스시키도록 구성된다. 이러한 상기 pn 접합의 역방향 바이어스는 상기 도전성 콘택 층에서의 에지 전계들을 억제하고 상기 일차 쇼트키 다이오드의 항복 전압을 증가시킨다.

본 발명의 일반적인 일 측면에서, 방법은 반도체 기판 상에 배치된 절연 성분에 의해 한정된 외곽 에지를 구비하는 표면 콘택 영역을 갖는 상기 반도체 기판을 제공한다. 상기 표면 콘택 영역은 상기 반도체 기판의 도핑된 웰 영역 및 상기 반도체 기판의 반대-도핑된 웰 영역 상에 가로놓인다(overlie). 상기 반대-도핑된 웰 영역은 상기 표면 콘택 영역의 상기 외곽 에지를 따라 놓이고, 상기 반도체 기판의 상기 도핑된 웰 영역에 인접한다.

상기 방법은 상기 표면 콘택 영역 상에 도전층을 배치하는 단계를 더 포함한다. 상기 도전층은 중앙부 및 에지부를 구비한다. 상기 표면 콘택 영역 내의 상기 도전층의 상기 중앙부는 상기 반도체 기판의 상기 도핑된 웰 영역과 제1 정류 접촉하며 일차 쇼트키 다이오드를 형성한다. 상기 표면 콘택 영역 내의 상기 도전층의 상기 에지부는 상기 반도체 기판의 상기 반대-도핑된 웰 영역과 제2 정류 접촉하며 반대-극성의 가드링 쇼트키 다이오드를 형성한다. 상기 반대-도핑된 웰 영역과 접촉하는 상기 도전층의 상기 에지부는 상기 도전층의 상기 중앙부로부터 상기 표면 콘택 영역의 상기 외곽 에지까지 측방향으로 연장한다. 상기 반대-극성의 가드링 쇼트키 다이오드는 상기 반도체 기판의 상기 도핑된 웰 영역 및 상기 반대-도핑된 웰 영역의 pn 접합 계면과 직렬이다.

첨부된 도면들 및 아래의 상세한 설명들 내에 하나 또는 그 이상의 실행예들의 특성들 및 세부사항들이 개시된다. 다른 특성들은 상세한 설명 및 도면들, 그리고 청구범위들로부터 명백해질 것이다.

본 발명에 따르면, 기생 바이폴라 접합 트랜지스터 작용을 억제하고 높은 역방향 항복 전압을 제공할 수 있는 전자 반도체 소자들 및 이들의 구동 방법을 제공할 수 있다.

도 1a 및 도 1b는 다이오드 애노드와 오믹 접촉하는 필드 완화 가드링들로서 고농도 도핑된 p+ 영역들을 채용한 통상적인 종래의 n-형 쇼트키 다이오드 구조물들의 개략적인 단면도들을 나타낸다.
도 2a는 여기 설명된 해결책들의 원리들에 따라 다이오드 애노드와 정류 접촉하는 저농도 도핑된 p-웰 필드 완화 가드링을 구비하는 n-형 쇼트키 다이오드의 개략적인 단면도를 나타낸다.
도 2b 및 도 2c는 여기 설명된 해결책들의 원리들에 따라 각각 순방향 바이어스 및역방향 바이어스 구동을 위하여 구성된 도 2a의 n-형 쇼트키 다이오드를 나타낸다.
도 3은 여기 설명된 해결책들의 원리들에 따라 도 2a에 도시된 종류의 n-형 쇼트키 다이오드를 포함하는 다양한 테스트 쇼트키 다이오드 구조물들을 위한 순방향 바이어스 조건들 하에서, 애노드 인가 전압의 함수로서 측정된 기판 누설 전류들의 그래프이다.
도 4는 여기 설명된 해결책들의 원리들에 따라 도 2a에 도시된 종류의 테스트 n-형 쇼트키 다이오드를 위한 역방향 바이어스 조건들 하에서 애노드 인가 전압의 함수로서 측정된 역방향 전류의 그래프이다.
도 5는 여기 설명된 해결책들의 원리들에 따라 도 2a에 도시된 종류의 테스트 n-형 쇼트키 다이오드를 위한 순방향 바이어스 조건들 하에서 애노드 인가 전압의 함수로서 측정된 캐소드 및 기판 전류들의 그래프이다.
도 6은 여기 설명된 해결책들의 원리들에 따라 역방향 및 순방향 구동 모드들 모두에서의 우수한 쇼트키 다이오드 성능 특성들을 유지하기 위한 방법을 나타내는 플로우 다이어그램이다.
별도로 설명되지 않는 한, 도면들을 통해 동일한 참조번호들 및 부호들이 설명된 실시예들의 특성들, 요소들, 성분들 또는 부분들을 나타내는 데 사용된다.

하기의 예시적인 실시예들에서, 첨부된 도면들이 참조되며 이러한 도면들은 실시예의 부분을 구성한다. 여기 설명된 실시예들은 예시적인 것이며 한정하도록 의도된 것은 아니라는 점이 이해되어야 할 것이다. 또한, 여기서 설명된 해결책들은 설명된 실시예들과는 다른 방법으로 실행되거나 구체화될 수 있다는 것이 이해되어야 할 것이다. 변경된 실시예들 또는 대체 실시예들이 여기 설명된 해결책들의 사상 및 범위 내에서 사용될 수 있다.

도 1a 및 도 1b는 필드 가드링들을 사용하는 통상의 n-형 쇼트키 다이오드들의 단면도들이며, 다이오드들의 역방향 항복 특성들을 향상시키기 위하여 필드 가드링들은 배리어 금속과 오믹 접촉한다. 도 1a는 p-형 실리콘 기판(130)의 n-웰 영역(120) 상에 금속/실리사이드 콘택 층(110)을 배치함에 의해 형성된 쇼트키 다이오드(100)를 나타낸다. 금속/실리사이드 콘택 층(110) 및 반도체 (130) 사이의 일함수(work function) 차이들은 금속/실리사이드 콘택 층(110) 및 n-웰 영역(120) 사이의 전류 흐름을 위한 정류 쇼트키 배리어 계면을 제공한다. 금속/실리사이드 콘택 층(110)은 애노드(anode)로 작용하고, n-웰 영역(120)까지 형성된 전기적 콘택(140)은 쇼트키 다이오드(100)를 위한 캐소드(cathode)로 작용한다. 금속 실리사이드/반도체 계면의 에지를 따라 배치된 p+ 확산 영역(p+ diffused region)(152)은 필드 완화 가드링(150)으로 작용하여 쇼트키 다이오드(100)가 역방향 바이어스되었을 때 에지 전계들을 제한한다. 도 1b는 필드 가드링(150)이 p-웰 영역(154) 내부에 배치된 고농도 도핑된 p+ 확산 영역(152)에 의해 형성된 경우의 쇼트키 다이오드(100)를 나타낸다. 어떠한 경우에도(즉, 도 1a 또는 도 1b), p+ 확산 영역(152) 내의 고농도 도핑 레벨들에 의해, 필드 완화 가드링(150)은 금속/실리사이드 콘택(110)과 오믹 접촉하거나 전기적 쇼트 단락되어 있다. 이러한 전기적 쇼트 단락은 에지 필드들을 완화시키고 쇼트키 다이오드(100)의 역방향 항복 전압을 증가시킨다. 금속/실리사이드 콘택(110)과 오믹 접촉하거나 전기적으로 연결된 필드 가드링(150)은 기생 pnp 바이폴라 트랜지스터 소자를 위한 이미터로 기능할 수 있고, 이는 통상의 쇼트키 다이오드(100)의 순방향 바이어스 구동에서 요구되지 않는 기판 전류를 유발한다.

여기 설명된 해결책들의 원리들에 따르면, 쇼트키 다이오드 구조물들은 반도체 기판의 p- 및 n-웰 영역들 모두와의 쇼트키 배리어들 또는 정류 접촉들을 포함할 수 있다. 반도체 기판의 p- 및 n-웰 영역들 모두와의 적합한 쇼트키 배리어들 또는 정류 접촉들(즉, 금속-반도체 일함수 차이들)의 형성은 p- 및 n-웰 도핑 레벨들의 선택 및 콘택 금속들의 선택에 의해 조절될 수 있다. 반도체 기판의 p- 및 n-웰 영역들 모두와의 쇼트키 배리어들 또는 정류 접촉들의 형성을 위한 적합한 일함수 특성들을 갖는 금속-반도체 쌍들의 예시들은 코발트 실리사이드-실리콘, 백금 실리사이드-실리콘, 티타늄-실리콘, 텅스텐-실리콘, 알루미늄-실리콘, 금-실리콘 등을 포함한다.

도 2a는 금속 또는 금속 콘택 물질들(예를 들어, 인접하거나 공통인 금속 콘택 물질들)이 반도체 기판의 p-형 및 n-형 영역들 모두와 쇼트키 배리어들 또는 정류 접촉들을 형성하는 예시적인 쇼트키 다이오드 구조물(20)을 나타낸다. 반도체의 특정한 종류 및 반도체 기판의 p-형 및 n-형 영역들의 도핑 레벨들에 따라 적합한 금속 또는 금속 콘택 물질들은 예를 들어, 알루미늄, 금, 몰리브덴, 코발트 실리사이드, 팔라듐 실리사이드, 백금 실리사이드, 티타늄 실리사이드를 포함할 수 있다.

예시적인 쇼트키 다이오드 구조물(20)은 필드 가드링을 구비한 쇼트키 다이오드(200)(이하에서 "일차" 쇼트키 다이오드(200)로 지칭)을 포함하며, 이는 또한 금속-대-반도체 일함수 차이들에 의해 상기 일차 다이오드의 금속 전극과 다른 쇼트키 배리어 또는 정류 접촉을 형성한다. 특히, 도 2a는 반도체 장치 또는 회로 제조 공정들을 사용하여 p-형 반도체 기판(230)으로 제조될 수 있는 예시적인 쇼트키 다이오드 구조물(20)의 단면도를 나타낸다. p-형 반도체 기판(230)은 반도체 기판 상에 배치된 절연 성분(예를 들어, 필드 산화물(236))에 의해 에워싸진(circumscribed) 외곽 에지들(234)를 구비하는 표면 콘택 영역(232)를 갖는다. 쇼트키 다이오드 구조물(20)은 금속 또는 금속 실리사이드 층(210)을 p-형 반도체 기판(230)의 n-웰 영역(220) 상의 표면 콘택 영역(232) 내에 퇴적함에 의해 형성될 수 있다. 금속 또는 금속 실리사이드 층(210)은 p-형 반도체 기판(230)의 n-웰 영역(220)의 표면과의 계면에서 요구되는 쇼트키 배리어를 유발할 수 있는 임의의 적합한 금속 또는 금속 실리사이드 층일 수 있다. 금속/n-형 반도체 접합에 의해 형성되는 일차 쇼트키 다이오드(200)는 쇼트키 다이오드를 위한 표준 전기 회로 부호에 의해 도면 내에서 개략적으로 표현된다.

일차 쇼트키 다이오드(200)의 반도체 소자 부분들로의 외부 전기 단자들(external electrical terminals) 또는 연결부들은 예를 들어, 포토리소그래피(photolithography), 필드 산화물 분리(field oxide isolations) 공정, 반도체 물질과의 오믹 접촉을 위한 p+ 및 n+ 확산 영역들, 블랭킷(blanket) 및 평탄화 절연 코팅들, 금속으로 채워진 비아들(metal-filled via) 및 패터닝된 금속화(patterned metallization) 기술들과 같은 반도체 회로 공정 요소들 및 기술들을 사용하여 제조될 수 있다. "애노드(anode)" 및 "캐소드(cathode)"로 표시된 쇼트키 다이오드(200)를 위한 예시적인 전기 단자들 및 "기판 콘택"으로 표시된 기판 콘택 단자가 도 2a에 도시된다. 이러한 단자들은 도면에서 도시된 것과 같이, 예를 들어 금속으로 채워진 비아들을 사용하여 금속 또는 금속 실리사이드 층(210) 또는 다른 반도체 콘택들에 전기적으로 연결될 수 있다.

도 2a를 참조하면, 필드 가드링으로 작용하는 확산된 저농도 도핑된 p-웰 영역(250)은 일차 쇼트키 다이오드(200)의 메인 바디에 인접한다(또는 부근에 위치한다). 금속 또는 금속 실리사이드 층(210)의 에지 외주부(edge perimeter portion)(212)는 p-웰 영역(250)의 표면부들 상부로 연장하여 접촉한다. 에지 외주부(212)는 금속 실리사이드 층(210)의 중앙부(211)(또한 측방향 중앙부로 지칭될 수 있음)로부터 표면 콘택 영역(232)의 에지들(234)까지 측방향으로 연장한다. p-웰 영역(250)의 도펀트 농도 및 금속 또는 금속 실리사이드 층(210)의 종류는 금속-반도체 접촉이 오믹 접촉인지 정류 접촉인지를 결정한다. 쇼트키 다이오드(200)를 위하여, p-웰 영역(250)의 도핑 레벨 및 금속 또는 금속 실리사이드 물질의 종류는, 금속 또는 금속 실리사이드 층(210)의 에지 외주부(212) 모두가 p-웰 영역(250)과 정류(즉, 쇼트키 배리어) 접촉을 형성하도록 적절히 선택된다. 금속 또는 금속 실리사이드 층(210)과 접촉하는 반도체 기판(230)의 모든 영역들(예를 들어, p-웰 영역(250)이 부주의하게 오믹 접촉의 형성을 유발할 수 있는 레벨들 아래로 유지되는 도펀트 농도들을 가질 수 있다는 점에 주목하여야 한다. 예를 들어, p-웰 영역(250)의 도핑 레벨이 10 ¹⁶ 원자/cm ³ (atoms/cm ³ ) 보다 작게 선택되고, 금속 또는 금속 실리사이드 층(210)이 코발트 실리사이드 층일 때 정류 접촉이 얻어질 수 있다. 이러한 정류 접촉은 일차 쇼트키 다이오드(200)와 공통의 애노드를 구비하는 p-형 쇼트키 다이오드(202)를 형성한다. p-형 쇼트키 다이오드(202)는 여기서 필드 완화 또는 가드링 쇼트키 다이오드(202)라고 지칭될 수 있다.

더욱이, p-형 쇼트키 다이오드(202)는 일차 쇼트키 다이오드(200)의 반대 극성을 가짐에 주목하여야 한다. 게다가, p-형 쇼트키 다이오드(202)는 p-웰 영역(250) 및 n-웰 영역(220)의 접합(235)과 직렬이다. 접합(235)은 기판(230)을 그 콜렉터로서 구비하며 기생 바이폴라 pnp 트랜지스터의 이미터-베이스 접합으로 작용할 수 있다. p-형 쇼트키 다이오드(202), p-웰 영역(250) 및 n-웰 영역(220)의 상기 접합 및 기생 바이폴라 pnp 트랜지스터는 각각 쇼트키 다이오드, 다이오드 및 바이폴라 접합 트랜지스터를 위한 표준 전기 회로 부호들을 사용하여 도 2a 내지 도 2c에 개략적으로 표현된다.

도 2b는 순방향 바이어스 구동을 위하여 구성된(예를 들어, 연결된) 일차 쇼트키 다이오드(200)를 나타낸다. 양의 전압이 애노드 단자에 인가될 때, 일차 n-형 쇼트키 다이오드(200)는 순방향 모드에서 구동하는 온-상태(on-state)이다. 동시에, 이러한 양의 애노드 전압은 필드 완화 가드링 p-형 쇼트키 다이오드(202)를 역 바이어스시켜, 애노드/금속 실리사이드 층(210)으로부터 p-웰 영역(250)을 전기적으로 컷오프(cut off) 또는 분리시킨다. 이러한 컷오프는 기생 바이폴라 pnp 트랜지스터의 베이스-이미터 접합(235)이 켜지거나 스위치-온되는 것을 방지하고, 일차 쇼트키 다이오드(200)의 순방향 바이어스 구동에서의 기판 전류 증가들을 방지한다.

도 2c는 역방향 바이어스 구동을 위하여 연결된 일차 쇼트키 다이오드(200)를 나타낸다. 음의 전압이 애노드 단자에 인가될 때, 일차 n-형 쇼트키 다이오드(200)는 역방향 모드에서 구동하는 오프-상태이다. 동시에, 애노드에 인가된 음의 애노드 전압이 필드 완화 가드링 p-형 쇼트키 다이오드(202)를 순방향 바이어스시킨다. 필드 완화 가드링 p-형 쇼트키 다이오드(202)의 순방향 바이어스는 p-웰 영역(250) 및 n-웰 영역(220)의 접합(235)을 역방향 바이어스시킨다. 접합(235)의 역방향 바이어스는 일차 쇼트키 다이오드(200)의 역방향 바이어스 구동 하에서 금속 또는 금속 실리사이드 층(210)의 에지들에서의 전계들을 감소시키는 일반적인 가드링 기능을 위한 적합한 조건들을 제공한다.

도 3은 예를 들어 도 2a를 참조로 설명한 종류들의 테스트 다이오드 구조물들을 포함하는, 필드 가드링들을 구비한 경우와 구비하지 않은 경우의 다양한 테스트 쇼트키 다이오드 구조물들의 순방향 바이어스 하에서 측정된 기판 누설 전류 측정 그래프이다. 도시된 기판 누설 전류 측정값들(310-340)은 가드링이 없는 쇼트키 다이오드를 위한 측정값(310), 도 1a를 참조로 설명한 종류의 p+ 가드링을 구비하는 쇼트키 다이오드를 위한 측정값(320), 도 1b를 참조로 설명한 종류의 p-웰 내의 p+ 가드링을 구비하는 쇼트키 다이오드를 위한 측정값(330) 및 도 2a 내지 도 2c를 참조로 설명한 종류의 반대-극성의 쇼트키 다이오드를 구비한 쇼트키 다이오드(예를 들어, 다이오드(200))를 위한 측정값(340)을 포함한다. 그래프는 예를 들어 가드링을 구비하지 않는 쇼트키 다이오드의 기판 누설 전류(310)와 비교할 때, 통상의 p+ 가드링 및 p-웰 내의 p+ 가드링을 구비하는 쇼트키 다이오드들을 위한 기판 누설 전류들(320, 330)에서 현저한 증가(예를 들어, 0.6 볼트 이상의 애노드 전압들에서)를 보여준다. 그래프 내에서 약 2.0 볼트보다 큰 애노드 전압들에서 두드러지는 이러한 증가는 p-도핑된 웰 가드링들에 의한 기생 바이폴라 접합 트랜지스터들의 생성 및 활성화에 기인할 수 있다. 반대로, 이러한 그래프는 반대-극성의 쇼트키 다이오드를 구비하는 쇼트키 다이오드를 위한 순방향 바이어스 기판 누설 전류(340)가 필드 가드링을 구비하지 않는 쇼트키 다이오드의 기판 누설 전류(310)와 비슷함(comparable)을 보여준다. 전류 측정값들은 반대-극성의 쇼트키 다이오드가 순방향 바이어스 조건들 하에서 기판 누설 전류를 증가시킬 수 있는 기생 바이폴라 트랜지스터의 활성화를 방지함을 입증한다.

도 4 및 도 5는 도 2a 내지 도 2c를 참조로 설명한 종류의 반대-극성의 쇼트키 다이오드를 구비하는 테스트 쇼트키 다이오드에 대하여, 인가 전압의 함수로서 측정된 역방향 및 순방향 전류들을 각각 나타낸다. 테스트된 쇼트키 다이오드는 정류 접촉으로서 코발트 실리사이드를 사용하여 p-형 실리콘 기판 상에 제조되었다. 다이오드의 정류 접촉 면적은 약 50 ㎛ ² 였고, n-웰 및 p-웰 도핑 레벨들은 약 10 ¹⁵ 내지 10 ¹⁶ 원자/cm ³ 의 범위였다.

도 4에 도시된 테스트 쇼트키 다이오드를 위한 역방향 전류-전압 곡선은, 통상의 p+ 가드링 또는 p-웰 내의 p+ 가드링과 같이, 반대-극성의 쇼트키 다이오드 p-웰 가드링이 다이오드 구동 전압들의 예상되는 범위보다 충분히 높게 테스트 쇼트키 다이오드의 역방향 항복 전압을 증가시키는 데 효과적임을 보여준다. 특히, 도 4에 도시된 역방향 전류-전압 곡선은 테스트 쇼트키 다이오드의 역방향 전압 항복 전압이 약 33 볼트를 초과하며, 이는 ±2 볼트인 구동 전압의 예상되는 범위보다 충분히 높다.

도 5는 도 4에 도시된 역방향 전류-전압 곡선을 얻은 동일한 테스트 쇼트키 다이오드에 대하여 측정된 순방향 캐소드 및 기판 전류-전압 곡선들을 나타낸다. 캐소드 전류 곡선은 인가된 전압이 쇼트키 배리어 높이를 약 0.4 볼트 초과할 때 테스트 쇼트키 다이오드가 켜지는 예상되는 순방향 전류 특성들을 가짐을 보여준다. 도면에서 보여지는 것과 같이, 기판 전류는 순방향 바이어스 구동의 전체 범위에 걸쳐(0 내지 2 볼트) 캐소드 전류보다 약 3 오더 작은 크기로 유지된다. 이러한 전류 곡선들은, 통상의 p+ 가드링 또는 p- 웰 내의 p+ 가드링과는 달리, 반대-극성의 쇼트키 다이오드를 형성하는 p-웰 가드링이 테스트 쇼트키 다이오드의 순방향 구동에서의 기판 전류들의 증가들을 억제하고, 또한 쇼트키 다이오드의 역방향 항복 전압을 약 33 볼트까지 증가시키는 데 효과적임을 보여준다.

도 6은 역방향 및 순?향 구동 모드들 모두에서의 구동 전압들 전체 범위에 걸친 쇼트키 다이오드의 성능 특성들의 유지를 위한 예시적인 방법(600)을 나타낸다. 방법(600)은 일차 쇼트키 다이오드를 형성하도록 반도체 기판의 도핑된 웰 영역 상에 도전성의 콘택 층을 배치하는 단계(610), 및 상기 반도체 기판의 반대-도핑된 가드링 영역 상에 상기 도전성 콘택 층의 외주부를 연장시킴에 의해 반대-극성의 가드링 쇼트키 다이오드를 형성하는 단계(620)를 포함한다. 상기 반대-극성의 가드링 쇼트키 다이오드는 상기 반도체 기판의 도핑된, 및 반대-도핑된 웰 영역들의 pn 접합 계면과 직렬이다. 상기 도전성 콘택 층의 어떠한 부분도 반대-극성의 가드링 쇼트키 다이오드를 단락시킬 수 있는 상기 반도체 기판과의 오믹 접촉 또는 다른 접촉을 형성하지 않도록 상기 반도체 기판의 도핑 레벨들은 충분히 낮을 수 있다. 일차 쇼트키 다이오드가 구동 중 순방향 바이어스될 때, 방법(600)은 상기 반대-도핑된 가드링 영역, 상기 도핑된 웰 영역 및 상기 반도체 기판 사이의 기생 바이폴라 트랜지스터 작용을 억제하도록 상기 가드링 쇼트키 다이오드를 역방향 바이어스시켜 상기 도전성 콘택 층으로부터 상기 반대-도핑된 가드링 영역을 전기적으로 컷오프하는 단계를 더 포함한다. 일차 쇼트키 다이오드가 구동 중 역방향 바이어스될 때, 방법(600)은 도핑된, 및 반대-도핑된 웰 영역들의 상기 pn 접합 계면을 역방향 바이어스시키도록 상기 가드링 쇼트키 다이오드를 순방향 바이어스시키는 단계를 더 포함한다. 상기 pn 접합 계면의 역방향 바이어스는 상기 도전성 콘택 층에서의 에지 전계들을 억제하며, 상기 일차 쇼트키 다이오드의 항복 전압을 증가시키는 조건들을 제공한다.

방법(600)에서, 상기 도전성 콘택 층은 상기 n-웰 및 p-웰 영역들 모두와의 접합들에서 각각 쇼트키 배리어들을 형성하는 적합한 금속 또는 금속 실리사이드 중 임의의 것일 수 있다. 상기 도전성 콘택 층은 예를 들어 코발트 실리사이드 층일 수 있다. 반도체의 특정한 종류 및 전자 소자 내에 사용되는 도핑 레벨들에 따라, 다른 적합한 도전성 층들은 예를 들어 알루미늄, 금, 몰리브덴, 팔라듐 실리사이드, 백금 실리사이드, 티타늄 실리사이드를 포함할 수 있다.

여기 설명된 다양한 장치들 및 기술들은 다양한 반도체 공정 및/또는 패키지 기술들에서 실행될 수 있다. 일부 실시예들은 여기 한정되는 것은 아니지만 예를 들어 실리콘(Si), 갈륨 비소(GaAs), 실리콘 카바이드(SiC) 등을 포함하는 반도체 기판들과 관련된 반도체 공정 기술들의 다양한 종류들을 사용하여 실행될 수 있다.

설명된 실시예들의 특정한 특징들이 여기서 설명된 것과 같이 도시된 바, 당업자들에게 많은 개선들, 치환들, 변경들 및 등가물들이 떠오를 것이다. 그러므로, 첨부된 청구범위들이 실시예들의 범위 내에 해당하는 모든 이러한 개선들 및 변경들을 커버하도록 의도되었음이 이해될 수 있다. 이들은 오직 예시적인 방법으로서 설명되었을 뿐, 이에 한정되는 것은 아니고, 형태 및 세부사항들에서 다양한 변경들이 만들어질 수 있음이 이해되어야 한다. 상호배타적인 조합들을 제외하고는, 여기 설명된 장치 및/또는 방법들의 어떠한 일부분도 임의의 조합 내에서 결합될 수 있다. 여기 설명된 실시예들은 설명된 다양한 실시예들의 기능들, 요소들 및/또는 특징들의 다양한 조합들 및/또는 하위 조합들을 포함할 수 있다.