电器件晶片
阅读：412发布：2020-05-08
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1.一种具有用于多个电器件的功能器件结构的器件晶片，包括：
-半导体衬底(SU)；
-压电层，布置在所述半导体衬底上并且结合到所述半导体衬底；
-在所述压电层的顶部上的结构化的金属化，形成为所述多个电器件提供器件功能的所述功能器件结构；
-半导体结构，(实现半导体元件并且)在所述半导体衬底中提供半导体功能；
-导电连接，用于提供半导体结构和功能器件结构之间的接触，
-其中至少一个半导体功能由功能器件结构控制，或者
-其中所述功能器件结构的至少一个器件功能由半导体结构控制。
2.根据前述权利要求所述的晶片，
其中所述半导体结构实现开关。
3.根据前述权利要求中的任一项所述的晶片，
其中所述器件结构和所述半导体结构被布置为(在所述压电层的两侧)至少部分地面对彼此，以通过电容性耦合或通过电场使能其非接触式的相互作用。
4.根据前述权利要求中的任一项所述的晶片，
其中所述半导体结构被使能为控制所述半导体衬底的可充电表面区域中的电荷，所述可充电表面区域与功能器件结构形成电容。
5.根据前述权利要求中的任一项所述的晶片，
其中所述半导体结构实现从二极管、双极型晶体管和FET中选择的至少一个半导体元件。
6.根据前述权利要求中的任一项所述的晶片，
其中所述半导体衬底(SU)包括：
-经掺杂的硅材料的载体晶片，以及
-高欧姆的外延硅层(EL)，生长在所述载体晶片的顶部上，并且具有与所述载体晶片的导电类型相反的导电类型，
其中所述半导体结构和所述半导体元件被实现在所述外延硅层内。
7.根据前述权利要求中的任一项所述的晶片，
其中第一半导体元件和第二半导体元件布置在表面区域中，
其中第一半导体元件和第二半导体元件通过隔离屏障而彼此隔离，所述隔离屏障被形成为两个半导体元件之间的隔离条，或被形成为围绕和包围第一半导体元件和第二半导体元件中的一个或两个的隔离框，
其中所述屏障从所述硅衬底的顶表面延伸到衬底中低至一深度，所述深度至少是所述半导体结构的底部的深度，
其中所述屏障包括介电材料或区，所述介电材料被掩埋在所述衬底的表面之下，所述区相对于所述区被嵌入其中的所述高欧姆的外延硅层被相反地掺杂。
8.根据前述权利要求中的任一项所述的晶片，
所述晶片被使能为在功能器件结构和所述衬底的体材料之间施加偏置电压。
9.根据前述权利要求中的任一项所述的晶片，
其中第一偏置电压被施加到第一功能器件结构，并且第二偏置电压被施加到第二功能器件结构，
其中第一偏置电压和第二偏置电压不同，使得不同电容的电容性元件被形成。
10.一种电器件，所述电器件从根据前述权利要求中的任一项所述的电器件晶片被分离，
其中所述功能器件结构使能作为SAW器件、BAW器件或压电传感器元件的操作。
11.根据前述权利要求所述的电器件，包括：
-功能器件结构，在所述压电层中或所述压电层上实现声学谐振器，所述谐振器具有静态电容，
-半导体元件，所述半导体元件被使能为控制所述硅衬底的可充电表面区域中的电荷，以与功能器件结构形成电容，所述电容添加到所述静态电容，
其中所述谐振器被使能为通过控制所述电容而被调谐处于其谐振频率。
电器件晶片
技术领域
背景技术
[0002] 这种类型的标准系统由在低掺杂、高阻抗的Si晶片上具有压电层的器件晶片制造。这种晶片可以容易地通过例如将压电晶片在半导体晶片上进行晶片结合来制造。之后可以减薄或者分裂所结合的压电层，以产生所期望厚度的压电层。
[0003] 根据公开的美国专利申请US2015/0102705 A1，已知另一种弹性表面波器件，其使用一种特定种类的器件晶片以用于利用弹性波的电器件的高级操作。描述了使用机械稳定的载体衬底的层系统，包括压电层的层系统被施加在该机械稳定的载体衬底上。
[0004] 器件晶片的制造可以以“简单”工艺进行，并且在晶片结合步骤之前不需要光刻。但是，相对薄的压电层和Si晶片的低导电性导致了电隔离和过高的热电阻的问题。不同的功能器件结构之间的电隔离是有限的。在SAW器件的情况下，功能结构包括声学轨道。在不同的声学轨道之间可能需要电隔离，并且此外，不同的声学轨道之间的电容性耦合必须被最小化来避免器件性能的恶化和串扰。此外，低掺杂、高阻抗的Si晶片与廉价材料上的标准衬底相比产生更高的成本。
发明内容
[0005] 本发明的一个目标是提供减少之前提到的问题的电器件晶片。优选的目标是例如改善如声学轨道的不同器件结构之间的电隔离。另一目标是为具有更多功能和/或可控制或可切换性质的器件提供电器件晶片。
[0007] 本发明的器件晶片是承载用于多个电器件的功能器件结构的结合晶片。相应的单个电器件可以通过从器件晶片上分离它们而得到。
[0008] 器件晶片包括用作用于压电层的载体的半导体衬底，压电层被布置在半导体衬底上并且被结合到半导体衬底。结构化的金属化被布置在压电层的顶部上，从而形成功能器件结构。多个电器件的器件功能由器件结构提供和支持。半导体衬底可以包括硅或者任何其他半导体，如GaAs或另一III/V族化合物。Ge也是一种可能用于半导体衬底的半导体材料。
[0009] 在半导体衬底中，存在半导体结构来提供半导体功能。导电连接形成在半导体结构和功能器件结构之间，以在它们之间提供例如欧姆接触。在器件晶片中，至少一个半导体功能由功能器件结构控制。备选地，功能器件结构的至少一个器件功能由半导体结构控制。然而，二极管或晶体管可以集成在半导体衬底中，而无需在功能上连接到功能器件结构。例如，可以用作放大器的掩埋晶体管或者用作开关的二极管也是可能的。这种集成的半导体元件利用了可能的短电气连接以及因此而减少的寄生元件的优点。
[0010] 器件晶片包括至少由功能器件结构和相邻的压电层实现的压电功能器件。与其中半导体衬底通常仅用作载体的已知器件相反，本发明提出将半导体功能集成到半导体衬底中。另外，器件晶片、器件晶片的相应每个功能器件被适配，使得半导体元件和功能器件结构之间的相互作用被使能，使得半导体元件或功能器件中的一项由相应的另一元件控制。与根据本领域的器件晶片相比，这种布置具有提高的集成度，因此帮助减小器件晶片的尺寸、体积和成本。器件晶片的高集成进一步减小了将要彼此连接或彼此作用的不同元件之间的距离。因此，功能器件和半导体元件的所有电器件功能得到促进。
[0011] 使用如本发明器件晶片的结合晶片还具有改善器件功能和半导体功能之间的相互作用的优点。
[0013] 根据一个实施例，半导体结构实现开关。这种开关可以由能够在半导体衬底内被实现的任何半导体技术制造。该开关可以被实现为二极管、双极型晶体管或者场效应晶体管FET。
[0014] 如果半导体结构和器件结构在压电体的两侧至少部分地面对彼此，则实现半导体结构和器件结构之间的最短距离并且因此实现两者之间的优化的相互作用。不同结构之间的距离越短，它们的相互作用越好。
[0015] 根据一个实施例，半导体结构被使能为控制半导体衬底的可充电表面区域中的电荷。可充电表面区域与功能器件结构形成电容。这种可充电表面区域需要在半导体衬底内的掺杂和防止电荷载流子离开掺杂区的屏障。为了实现这些，可充电表面可以被嵌入掺杂阱中，该掺杂阱在可充电表面区域和半导体衬底的周围半导体材料之间形成pn结。pn结充当局限和约束可充电表面区域内的电荷载流子的屏障。为了控制可充电表面区域中的电荷，导电沟道是必要的，以通过通道为可充电表面区域充电或放电。可以通过开关，因此通过半导体功能来断开或闭合导电沟道。经充电的表面区域内电荷的量可以由给定电位差和/或半导体和电极材料的功函数控制。另外，可以通过注入到半导体表面中或在到介电层的任何界面处的俘获离子来设置或控制需要的电位。
[0016] 器件晶片的高纯度的半导体衬底可以是高质量且低导电性的。这种材料允许在其中集成可在半导体中实现的任何所期望的半导体功能。
[0017] 根据另一实施例，半导体衬底包括经掺杂硅材料的载体晶片和高欧姆外延硅层，高欧姆外延硅层生长在载体晶片的顶部上并且具有与载体晶片的导电类型相反的导电类型。半导体结构和半导体元件完全被实现在所述外延硅层内。该实施例具有对外延层而言仅必需低杂质且因此高质量的硅材料的优点。由于外延层不需要具有足够大的厚度来用作载体，因此薄的外延层是足够的。由于载体晶片的经掺杂硅材料质量较低并且因此目前比外延层的高质量硅廉价，这帮助最小化高质量材料的高成本。
[0018] 该实施例的另一优点是通过在相反掺杂的外延层和载体晶片的硅材料之间形成的pn结实现的。
[0019] 在一个优选的实施例中，载体晶片被掺杂为提供n+导电性，而外延层被掺杂为提供p-导电性。然后，可以通过在外延层的表面区域中引入另外的掺杂物来制造半导体结构。这些掺杂物可以形成其他半导体结，以提供有源半导体元件或者导电的或可充电的区域。
[0020] 器件晶片包括用于多个电器件的功能器件结构和半导体结构，其中每个器件可以包括这些功能器件结构和/或半导体结构中的一个或多个。如果存在可以实现不同半导体功能的多个半导体结构，则可能必须电隔离这些不同的半导体结构。根据一个实施例，各种包括半导体结构的第一半导体元件和第二半导体元件被布置在外延层的表面区域中。第一半导体元件和第二半导体元件通过隔离屏障而彼此隔离，隔离屏障形成为两个半导体元件之间的隔离条或者形成为围绕和包围第一半导体元件和第二半导体元件的一个或两个的隔离框。
[0021] 屏障从半导体衬底的顶表面向下延伸到对隔离而言足够的深度。足够的深度至少是相应半导体元件的最下面的半导体结构的深度。
[0022] 屏障可以以两种不同的方式被实施。它可以包括掩埋在半导体衬底的表面内的介电材料。备选地，屏障可以被实施为如下的区，该区相对于该区被嵌入其中的高欧姆外延硅层被相反地掺杂。因此，在第一种情况下，介电材料形成欧姆屏障，而在第二种情况下，经掺杂的区提供pn结，并因此提供由界面处的耗尽区形成的屏障。
[0023] 根据另一实施例，器件晶片被使能为在功能器件结构和半导体衬底的体材料之间施加偏置(BIAS)电压。半导体衬底的体材料可以通过掩埋的导体而被接触。备选地，体材料可以通过在半导体衬底的底表面上的背面金属化而被接触。
[0024] 当跨经掺杂半导体材料来施加BIAS电压时，在由隔离的压电材料提供的隔离屏障处形成空间电荷区域。因此，电荷在直接相邻半导体衬底和压电层之间的界面的区中富集。电荷的量取决于界面处的掺杂程度和施加的BIAS电压的值。空间电荷区域中的电荷载流子可以用作电位，其与BIAS电压被施加到的其他金属功能器件结构形成电容。该电容可以用于半导体元件的功能，或者更有利地用于直接控制功能器件的功能。
[0025] 用于电容的掩埋接触可以由任何方法形成，并且优选是高掺杂区。但是任何欧姆导电材料也都是可能。因此，可以掩埋金属线或区域作为掩埋接触。
[0026] 如果BIAS电压被施加到背面的金属化，则该金属化需要被构造和约束成需要BIAS电压的区域。通过构造，可以实现一个或多个电隔离的区域，每个区域被适配以使得BIAS电压可以被施加于其。这样，取决于所施加的BIAS电压的不同电位的不同空间电荷区域是可能的。
[0027] 根据另一实施例，第一BIAS电压在第一功能器件结构处跨半导体衬底被施加，并且第二BIAS电压在第二功能器件结构处跨半导体衬底被施加。第一BIAS电压和第二BIAS电压是不同的，使得不同电容的电容性元件被形成。
[0028] 到此上述解释涉及整个器件晶片，但同样适用于在器件晶片上并行实现的单个器件的功能器件。这意味着，如果器件晶片提供在其上布置的数目为n的器件，则在器件晶片上存在用于这些n个器件的至少n个功能结构。
[0029] 同样适用于由半导体结构实现的半导体元件。这些半导体元件的数目与器件晶片上存在的器件的数目一致。如果单个器件包括多于一个的功能结构和多于一个的半导体结构，则其数目需要相应倍增。
[0030] 从器件晶片开始，单个电器件可以通过分离的方法从器件晶片分离。一种优选的分离方法包括锯切工艺。但是例如激光切割或类似方法的任何其他分裂方法也是可能的。单个电器件可以是SAW器件、BAW器件或压电传感器元件。在集成半导体元件的帮助下，可以在这些器件内集成复杂的功能。器件可以由半导体元件来调谐、切换或以其他方式控制。
[0031] 根据一个实施例，电器件包括在压电层中或压电层上实现谐振器的功能器件结构。谐振器照例具有静态电容。另外，存在被使能为控制半导体衬底的可充电表面区域中的电荷的半导体元件。如此被充电的表面区域与功能器件结构形成电容，使得电容添加到器件的静态电容以成为其中的一部分。由于谐振频率取决于静态电容并且静态电容可以由可充电表面区域中的电荷控制，所以通过可充电表面区域中的经控制的电荷，谐振器可以被调谐处于其谐振频率。
[0032] 上文解释了能够控制可充电表面区域中的电荷的半导体元件，其可以包括二极管、FET(场效应晶体管)或双极型晶体管。代替具有栅极电极(电压控制)的晶体管开关，也可以使用光学晶体管。这种晶体管由光源支配，光源可以在施加在半导体衬底的顶部上的第一电极和第二电极之间引起载流子。通过由撞击光引起的电荷载流子，在半导体衬底的顶表面上形成导电沟道。
[0033] 根据另一实施例，这种光学控制的晶体管可以被提供有仅使受限波长范围通过的光学滤波器。当使用具有不同通过频率的不同光学滤波器时，可以通过使用用于激发或切换相应晶体管的相应波长来激活所期望的光学晶体管。附图说明
[0034] 以下将参考具体实施例和附图详细解释本发明。附图仅是示意性的，并且未按比例绘制。因此，从图中不能得到真实的尺寸或尺寸比例。
[0035] 图1示出通过根据本领域的器件晶片的一部分的横截面视图；
[0036] 图2示出根据本发明的一个实施例的具有外延层的器件晶片；
[0037] 图3示出根据另一实施例的具有掺杂阱的器件晶片；
[0038] 图4示出包括外延层的另一实施例的器件晶片，该外延层具有布置在该层中的隔离屏障；
[0039] 图5示出通过具有用于SAW和BAW器件的相邻功能器件结构的器件晶片的横截面视图；
[0040] 图6示出具有其中包括掺杂阱的外延层的器件晶片；
[0041] 图7以俯视图示出器件晶片的由屏障包围的器件结构，屏障由隔离材料或类似掺杂框的区形成；
[0042] 图8以俯视图示出器件结构在掺杂阱内的布置；
[0044] 图10以俯视图示出其中仅部分的器件结构被布置在掺杂阱内的器件晶片；
[0045] 图11示出通过包括用于在器件结构和衬底的体材料之间施加BIAS电压的部件的器件晶片的横截面视图；
[0046] 图12示出通过具有集成电容器的器件晶片的横截面视图，该集成电容器可由在载体晶片的硅层中实现的FET晶体管来切换；
[0047] 图13示出通过具有集成电容器的类似器件晶片的横截面视图，该集成电容器由光学可切换的晶体管控制；
[0048] 图14示出通过具有开关和可切换集成电容器的另一器件晶片的横截面视图；
[0049] 图15示出通过具有SAW器件的功能器件结构的器件晶片的横截面视图，功能器件结构面对载体晶片的硅层中的空间电荷区域；
[0050] 图16以俯视图示出图16中的器件晶片。
具体实施方式
[0051] 图1以示意横截面示出根据本领域的器件晶片。该器件晶片包括载体晶片，载体晶片包括在其上布置层系统的硅衬底SU。这种层系统可以包括结合层BL和压电层PL。结合层可以直接在硅衬底SU上产生，并且通常包括氮化铝和/或二氧化硅。
[0052] 在施加结合层之前或期间，可以进行用于降低硅衬底的表面电荷的措施。这些措施包括用作载体的硅衬底的物理处理，或者施加附加层来对硅衬底的表面放电。这种措施是本领域已知的，并且不需要详细地解释。
[0053] 压电层PL被晶片结合在结合层BL的顶部上。压电层PL可以是厚晶片，其被晶片结合到衬底，然后通过研磨工艺或晶片分裂及之后的抛光工艺而被减小厚度。在压电层PL的顶部上，可以施加金属性的器件结构DS。如图1所示，例如，器件结构可以包括如SAW滤波器的SAW器件的叉指换能器电极。
[0054] 所示出的器件晶片的缺点是不同器件结构DS之间不充分的电隔离。要彼此隔离的器件结构DS通过经由衬底SU内的电荷载流子的电容性耦合而彼此干扰。为了最小化这种耦合，需要非常低掺杂的硅衬底SU。由于低掺杂的硅材料是具有非常低的杂质量的非常纯净的材料，所以这种材料昂贵。
[0055] 图2以横截面视图示出根据本发明的第一实施例的器件晶片。与图1的已知器件晶片相比，该器件晶片包括弱或高掺杂的且提供一定量的导电率的硅衬底SU。高欧姆外延层EL被施加在硅衬底SU的顶部上。可以使用任何外延硅沉积来制造该外延层。
[0056] 硅衬底SU和高欧姆外延层EL可以包括提供相同导电类型的掺杂物。鉴于高纯度的硅晶片，通过经掺杂的体硅衬底，该实施例改善热导率。尽管如此，并且由于高欧姆外延层，可以在外延层中集成半导体元件或者仅仅是pn结。
[0057] 然而，为了提供外延层EL和硅衬底SU之间的空间电荷区域，针对两个层使用不同掺杂。例如，硅衬底SU可以具有n+掺杂，外延层则可以是低导电性的，例如p-掺杂的。
[0058] 例如，压电层PL可以是锂钽酸盐层。但是任何其他压电材料在本发明中也适用。压电层可以具有约两倍于器件工作所利用的声学波长的相对低的厚度。以800MHz和2.6GHz之间的频率工作的、例如1μm厚度的较厚压电层也是可能的。外延层的厚度可能在同一量级。但是较高或较低的厚度也是可能的。由于外延层EL和硅衬底SU之间的pn结，通过形成相应屏障形成了使两层彼此隔离的空间电荷区域。
[0059] 图3示出另一实施例的示意横截面。在该示例中，使用非常低掺杂的硅衬底SU，例如n-掺杂的硅。靠近表面并且在一组器件结构DS的正下方，通过在其中注入提供相反类型的导电性的掺杂物来形成掺杂阱DW。在该示例中，掺杂阱包括p-掺杂。利用这些掺杂阱，pn结在掺杂阱和硅衬底的界面处形成。空间电荷区域形成，并且提供防止电荷载流子离开掺杂阱的屏障。因此，掺杂阱提供了与器件结构相对的区域的完美隔离，使得需要彼此隔离的器件结构与分开且不同的掺杂阱DW相对地被布置。
[0060] 图4以横截面视图示出了用以进一步改善可能存在于图2中示出的器件晶片中的不同器件结构之间的隔离的方法。除了在外延层EL和硅衬底SU之间的pn结，还形成了作为外延层EL内的屏障的隔离框IF。该隔离框IF从外延层EL的顶表面延伸到硅衬底SU的顶表面。它可以通过以下来制造：通过例如刻蚀形成沟槽，然后用例如二氧化硅的隔离材料填充沟槽。任何其他电介质也是可能的。
[0061] 沟槽的填充可以通过在形成结合层BL之前，对外延层的整个表面施加隔离电介质来完成。隔离层以足够完全填充沟槽的厚度被施加。表面然后可以通过研磨或背面刻蚀而被平面化，使得平整的表面留下。备选地，沟槽可以保持未填充，以提供空气填充的隔离沟槽。在这种情况下，在制造载体晶片期间形成沟道作为将压电晶片结合到载体晶片之前的最后一步可能是有利的。
[0062] 隔离框IF围绕面对将被与其他器件结构隔离的器件结构的表面区域。填充沟槽的相同隔离材料可以并行地用于形成结合层BL，以用于改善载体晶片和压电层的结合强度，。
[0063] 备选地，以常见的方式将结合层BL分开地施加在载体晶片的顶部上。然后，将压电层PL施加在结合层BL的顶部上，并且在压电层的顶部上形成器件结构DS。在该实施例中，外延层EL与一组器件结构DS相对的表面区域通过外延层和硅衬底之间的pn结与硅衬底SU隔离。在表面区域被嵌入在掺杂阱中的情况下，在掺杂阱外围处的另外的pn结提供进一步改善的隔离。在任何情况下，相邻类型的器件结构DS通过隔离框IF而彼此隔离。
[0064] 在图4也描绘的变体中，屏障DF包括可以类似框式被形成的掺杂区DF。备选地，屏障可以在衬底的将被彼此隔离的两个表面区域之间线性延伸。
[0065] 掺杂区DF中使用的掺杂物是与剩余的外延层EL中使用的掺杂物相反类型的，使得pn结在低掺杂的外延层EL和类似框掺杂的区DF之间形成。在该示例中，掺杂区DF可以是n+掺杂的。掺杂可以包括在扩散或注入掺杂物之前并在施加结合层BL之前，在外延层EL的顶部上施加掺杂掩模。在掺杂掩模中，仅暴露其中将产生掺杂区DF的区域。
[0066] 根据图5的另一实施例中，在压电层PL的顶部上存在形成两种不同类型器件的器件结构。第一器件结构DS1实现被示意性地描绘为通过叉指换能器的横截面的SAW器件。第二器件结构DS2实现可以直接与SAW器件相邻布置的两个串联连接的BAW器件的两个顶电极。两个串联BAW谐振器的共用的对电极不是金属电极，而是在硅衬底内或外延层(图中未示出)内的与第二器件结构DS2相对的掺杂阱DW。掺杂阱可以是n+掺杂的，而衬底是p-掺杂的。备选地，外延层是p-掺杂的，而硅衬底是n-掺杂的。
[0067] 在根据图6的一个实施例中，使用与图4示出的实施例反转的隔离。尽管图5的实施例使用掺杂区作为表面区域之间的屏障，但图6提供在外延层EL内的表面区域中形成的掺杂阱。这与图3的实施例类似，优点在于弱掺杂和低导电性的外延层EL与可能是强掺杂的硅衬底SU相比仅具有很小的厚度。除了外延层EL和硅衬底SU之间的pn结，在掺杂阱和外延层在掺杂阱DW之外且围绕掺杂阱DW的剩余区域之间形成另一pn结。
[0068] 尽管在图4的实施例中类似框的区DF被掺杂并且外延层保持未掺杂，但图6提供了如下的实施例，其中与器件结构相对的区域是导电的，并且剩余的外延层是低导电性的。
[0069] 图7以对器件晶片的俯视图示出不同的器件结构DS是如何可以彼此隔离的。SAW器件的声学轨道AT被形成作为器件结构DS。通过如隔离框IF或掺杂区DF的屏障，载体晶片的不同区域可以彼此隔离。如实施例中所示，每个隔离的区域可以包括如声学轨道AT的一个或多个器件结构。在该图左侧示出的区域包括由隔离框IF或掺杂区DF围绕的三个声学轨道AT的同时，该图中间示出的区域包括在一个包围屏障内的两个声学轨道AT，在该图右侧示出的区域中，仅一个声学轨道AT由相应的隔离框IF或类似框的掺杂区DF围绕。
[0070] 隔离框形成并被布置在必须彼此隔离的器件结构DS之间。例如这些可能处于输入换能器和输出换能器的叉指换能器电极之间。也可以使用这种隔离将例如在DMS结构(入或出)中的声学轨道内的部分彼此分离，以隔离MPR滤波器(多端口谐振器)的部分，或者以分离级联谐振器的部分(例如级联的轨道之间的“母线排”下方的框架/沟槽)。
[0071] 图8示出对根据图3或图6中示出的实施例的器件晶片的俯视图。该图示出可以如何将掺杂阱DW布置在硅衬底SU或外延层EL的表面内。与图7的实施例相似，如声学轨道AT的若干器件结构可以被布置在一个掺杂阱DW内。不同的掺杂阱可以包括不同数目的所示器件结构。相应地，掺杂阱可以包括不同的表面区域。
[0072] 图9以对根据本发明的器件晶片的俯视图示出了隔离框IF或类似框的掺杂区DF的另一布置。在左侧，框围绕并隔离如声学轨道AT的多个器件结构。该图中间示出的两个其他的声学轨道不需要被框围绕，而是通过非围绕的屏障区与该图右侧的声学轨道隔离，该非围绕的屏障区线性地形成为条状屏障来将未被围绕的器件结构与被围绕以及右侧未被围绕的器件结构隔离。如图9所示，形成为围绕框和线性延伸的隔离区的屏障可以在同一器件晶片上存在。但是，也可能仅需要线性延伸的隔离区来隔离硅衬底的顶部上的不同区域，每个区域与需要与其他器件结构隔离的一个或多个器件结构相对。
[0073] 图10示出根据图3和图6中示出的实施例的用以在硅衬底SU或外延层EL中布置掺杂阱DW的另一可能性。在图10中，两个掺杂阱DW包括至少一个器件结构，其是至少一个声学轨道AT。其他的声学轨道AT布置在掺杂阱DW外部。尽管没有被布置在掺杂阱中，但图10的左侧部分中示出的器件结构或声学轨道AT与布置在掺杂阱中的器件结构借助于掺杂阱和掺杂阱外部的剩余未掺杂区域之间的pn结而隔离。
[0074] 图11示出根据另一实施例的器件晶片的横截面。由于施加的DC BIAS电压VDC，空间电荷区域被形成为耗尽区域。BIAS电压被施加在器件结构DS和硅衬底SU的体材料之间，例如通过在硅衬底SU的底表面上施加金属化区域。由于BIAS电压，电荷载流子在与BIAS电压被施加到的器件结构DS相对的区EZ中富集。因此，实现了与器件结构相对的富集区EZ中增强的导电性，并且在硅衬底的上表面中在器件结构DS和与其相对的富集区域之间形成电容CAP。该电容可以添加到该器件结构所属的器件的静态电容。通过改变器件的电容，可以改变其性质。由于叉指换能器电极的增强的静态电容，其谐振频率可以被调谐。但是取决于电容的其他任何性质也可以通过这种DC BIAS电压而被调谐。
[0075] 施加反转的偏置电压可以导致器件结构下方的耗尽区，从而减少该区域中的电容，并且因而得到调谐谐振频率的相同效果。
[0076] 图12示出通过具有集成在外延层EL内的电容器的器件晶片的横截面视图。该电容器可通过也在载体晶片的外延硅层中实现的FET晶体管来切换。FET晶体管的用于源极E2、漏极E1、栅极GE的电极通过在用作隔离层的压电层PL的顶部上的结构化的金属化而形成。电容器电极由漏极端子E1和E1下方的漏极区域D形成。由于漏极区域没有导电连接，其是其电位由晶体管的栅极电极GE控制的浮动电极。然而，源极和漏极可以互换，即，电容器由源极电极E2和源极S本身形成。晶体管和电容是电路串联的。
[0077] 结合层可以存在于压电层PL和也隔离的外延硅层EL的界面处。因此，用于源极的电极E2需要通过该隔离层的欧姆接触。该接触可以经由过孔、通孔接触TC或任何其他导电结构形成。源极S和漏极D本身是外延层中直接面对相应电极E1和E2的高掺杂区。该高掺杂区可以是p-掺杂的外延层EL中的n+掺杂阱。漏极电极E1与漏极D处于非直接电接触。因此，只要晶体管工作并通过电荷载流子对漏极D充电，电容器就在电极E1和漏极之间形成。通过向栅极电极施加正电位，漏极的加载被使能，以用于在栅极电极GE下面形成n导电的沟道CH。
[0078] 漏极电极E1可以是器件晶片的功能器件结构DS的一部分。然后，可通过晶体管切换的电容可以通过例如添加到功能器件(例如SAW谐振器)的静态电容来与器件协作。
[0079] 在该图中，晶体管被图4、图7、图9所示的围绕晶体管的源极S、漏极D和沟道CH的类似框的屏障IF隔离。
[0080] 图13示出通过具有可由FET晶体管切换的集成电容器的类似器件晶片的横截面视图。替代向如图12的晶体管处的栅极电极来施加电压，图13的导电沟道CH可以通过光来使能。在外延层EL内的源极S和漏极D之间的沟道CH的区域中对光的吸收引起电荷载流子，形成导电沟道CH并且在电压被施加在用于源极和漏极的电极E1和E2之上的情况下，允许对漏极D充电。
[0081] 可选的光学滤波器OF通过可以通过光学滤波器OF的所选择波长的光来使得晶体管能够被切换。使用各自具有不同通带频率的不同光学滤波器OF允许通过选择能够通过相应光学滤波器OF的相应波长的光来选择性地切换所期望的晶体管。
[0082] 在图13中，光学滤波器被实施为压电层PL的顶部上的层。备选地，光学滤波器OF以及晶体管的电极可以被掩埋在器件晶片内所期望的深度处。这些掩埋的接触可以经由过孔TC与顶部侧的零个、一个或多于一个的电极接触。
[0083] 图14示出通过具有由集成FET晶体管和可切换集成电容器形成的开关的另一器件晶片的横截面视图。替代到顶部侧的过孔，漏极区域D可以通过过孔或任何其他接触手段与硅衬底SU的体材料接触。因此，硅需要被提供有背面或体接触BC。将体接触BC与将被接触的晶体管区相对地放置可能是有利的。
[0084] 图15示出具有SAW器件的功能器件结构DS的器件晶片的横截面视图，该功能器件结构DS面对载体晶片的硅层中的空间电荷区域SCR。如已经参考图11所示及所解释的，当在器件结构DS和位于硅衬底SU的底部侧处的体接触BNC之间施加DC BIAS电压时，空间电荷区域形成。作为另一有利特征，空间电荷可以由空间电荷区内处于或靠近外延硅层EL的顶表面的掩埋接触BUR调控。空间电荷区域的尺寸取决于器件结构DS和体接触BC之间的BIAS电压。掩埋接触可以是浮动接触，或者可以与体接触或压电层的顶表面处的任何金属接触处于电接触。空间电荷区域SCR和器件结构DS形成电容，以用于修改功能器件的性质。
[0086] 图16以俯视图示出图16中的器件晶片。该器件是SAW器件，并且所描绘的器件结构DS是可以为SAW谐振器的一部分的SAW换能器。空间电荷区域SCR位于其间可以形成电容的换能器的下面。
[0087] 由于所描绘的换能器包括彼此电隔离的两个电极TE1、TE2，因此BIAS电压可以被施加到两个电极中的一个或者被施加到两个电极。在电极和空间电荷区域SCR之间形成的电容对一个或两个电极是否被偏置仅有微小的依赖性。
[0088] 已经参考有限数目的实施例和附图解释和描述了本发明。然而，本发明的范围并非因此限制于这些实施例。由于在大多数附图中仅示出了本发明的一个单个方面，因而将不同附图中示出的不同特征相结合也在本发明的范围内。因此，可以将掺杂阱和隔离或掺杂框相结合。进一步地，每个横向构成可以备选地或附加地在外延层内或在硅衬底内实现。但是在每个大多数的情况下，光刻、外延沉积或掺杂工艺或它们的组合需要在晶片结合之前。构造和/或掺杂载体晶片的其他制造步骤可以备选地在晶片结合之后进行。例如，离子注入可以穿过任何屏障层或其他层进行，以在晶片内取决于注入能量(例如，离子加速场)的深度处形成结构。另一步骤可以使用压电层对于一系列波长的透明性，使得激光可以用于特别地形成掩埋在覆盖层下面的结构。这些掩埋结构可以包括隔离沟槽或载体晶片内的其他任何不连续性。
[0089] 参考符号列表
[0090] AT 声学轨道
[0091] BC 体接触
[0092] BUR 掩埋接触
[0093] CAP 电容
[0094] CH 沟道
[0095] CW 载体晶片
[0096] D 漏极
[0097] DF 包括介电材料的屏障
[0098] DS 功能器件结构
[0099] DW 掺杂区
[0100] E1,E2 晶体管电极
[0101] EL 高欧姆外延硅层
[0102] GE 栅极电极
[0103] IF 隔离框
[0104] OF 光学滤波器
[0105] PL 压电层
[0106] S 源极
[0107] SCR 空间电荷区域
[0108] SR 表面区域
[0109] SU 硅衬底
[0110] TC 通孔接触，过孔
[0111] TE 换能器电极
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