技术领域
[0001] 本
发明属于
半导体功率器件技术领域，特别涉及一种绝缘栅双极型晶体管(IGBT)，具体涉及一种沟槽栅电荷储存型绝缘栅双极型晶体管(CSTBT)。
背景技术
[0002] 绝缘栅双极型晶体管(IGBT)作为现代电
力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、
家用电器及航空航天等各个领域。绝缘栅双极型晶体管(IGBT)是一种绝缘型场效应管(MOSFET)和
双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT混合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、
开关速度快的优点，又具有BJT通态
电流密度大、导通压降低、损耗小、
稳定性好的优点，因而，IGBT的运用改善了电力电子系统的性能。从IGBT发明以来，人们一直致力于改善IGBT的性能，经过二十几年的发展，相继提出了七代IGBT器件结构来不断提升器件的性能。第七代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿
电压显著降低。如图1所示的传统CSTBT器件结构中，为了有效屏蔽N型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：
[0003] (1).深的沟槽栅深度，通常使沟槽栅的深度大于N型电荷存储层的结深；
[0004] (2).小的元胞宽度，即提高MOS结构
沟道密度使沟槽栅间距尽可能小；
[0005] 方式(1)实施的同时会增加栅极-发射极电容和栅极-集
电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件
开关损耗，影响到器件导通压降和开关损耗的折中特性；而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面大的沟道密度还将增加器件的饱和电流密度，使器件
短路安全工作区变差。另外，沟槽栅结构中的栅
氧化层是通过一次热氧化在沟槽中形成，为了保证一定的
阈值电压，因此要求整个栅氧化层的厚度均较小，然而MOS电容大小与氧化层的厚度成反比，这就使得传统CSTBT器件中薄的栅氧化层厚度会显著增加器件的栅极电容，同时沟槽底部的
电场集中效应将降低器件的
击穿电压，造成器件的可靠性较差。
发明内容
[0006] 本发明所要解决的技术问题在于：提供一种综合性能优异的沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法，通过合理优化器件结构，在保证一定的器件沟槽深度和沟槽MOS结构密度的前提下，解决了传统CSTBT器件中通过提高N型电荷存储层掺杂浓度造成器件正向导通性能与耐压性能之间存在矛盾关系的问题；减小了器件的饱和电流密度，改善了器件短路安全工作区；改善了沟槽底部电场集中效应，提高了器件击穿电压；减小了器件的栅极电容，提高器件了开关速度，降低了开关损耗；进一步提高了器件发射极端的载流子增强效应，改善了整个N-漂移区的载流子浓度分布以及正向导通压降与开关损耗的折中。并且制造方法与现有CSTBT器件的制造工艺兼容。
[0007] 为实现上述目的，本发明提供如下技术方案：
[0008] 一方面，本发明提出一种沟槽栅电荷储存型绝缘栅双极型晶体管，包括：P型集电区14、位于P型集电区14背面的集电极金属15、位于P型集电区14
正面的N型电场阻止层13和位于N型电场阻止层13上方的N型漂移区12；其特征在于：N型漂移区12中具有P+发射区4、N+发射区5、P型基区6、N型电荷存储层7、沟槽栅结构、沟槽发射极结构、P型体区10和P型层11；N型漂移区12中间
位置具有沿垂直方向部分穿入的沟槽发射极结构，所述沟槽发射极结构包括发射极电极91及位于其
侧壁的发射极介质层；
[0009] 所述沟槽发射极结构一侧的N型漂移区12顶层中具有与之相连的P+发射区4和N+发射区5，所述P+发射区4和N+发射区5相互
接触且并排设置，在P+发射区4部分上表面和N+发射区5的上表面具有发射极金属1，在P+发射区4部分上表面和沟槽发射极结构部分上表面还具有与发射极金属1相连接的
串联二极管结构；在P+发射区4和N+发射区5的下表面具有与之相连的P型基区6；P型基区6和N型漂移区12之间具有N型电荷存储层7；还包括沿垂直方向部分穿入所述N型电荷存储层7中的沟槽栅结构，沟槽栅结构上表面与发射极金属1之间通过第一介质层31相隔离，所述沟槽栅结构包括：栅电极81、第一栅介质层82和第二栅介质层83；所述栅电极81通过第一栅介质层82与底部N型电荷存储层相连7，所述栅电极81通过第二栅介质层83与N+发射区5、P型基区6和侧边N型电荷存储层相连7；所述沟槽栅结构的深度大于P型基区6的结深且小于N型电荷存储层7的结深；
[0010] 所述沟槽发射极结构另一侧的N型漂移区12中具有与之相连的P型体区10，所述P型体区10上方具有与之相连的第三介质层33，并且所述第三介质层33与所述串联二极管结构相连；
[0011] 所述沟槽发射极结构下方的N型漂移区12中还具有与发射极电极91相接触的P型层11，所述P型层11向一侧横向延伸至N型电荷存储层7下方的N型漂移区12中。
[0012] 进一步的是，P型层11横向延伸至N型电荷存储层7下方的N型漂移区12中的距离不超过P型发射区4和N型发射区5二者的宽度之和。
[0013] 进一步的是，本发明中N型电荷存储层7的结深小于沟槽发射电极91的深度。
[0014] 进一步的是，本发明中沟槽栅结构的宽度小于沟槽发射极结构的宽度。
[0015] 进一步的是，本发明中沟槽发射极结构通过第二发射极介质层92与P+发射区4、P型基区6和N型电荷存储层相连7相连，所述沟槽发射极结构通过第一发射极介质层93与P型体区10相连。
[0016] 进一步的是，本发明中串联二极管结构采用
PN结二极管、
肖特基二极管或者
齐纳二极管结构。采用PN结二极管和肖特基二极管结构时，二极管的
阳极/
阴极连接方式相同，具体详见
实施例，并且串联的二极管结构个数可以是1个、2个或者更多；采用齐纳二极管结构时，二极管的阳极/阴极连接方式与PN结二极管和肖特基二极管这两种二极管结构的连接方式相反，并且通常采用一个齐纳二极管结构就足够了。
[0017] 根据本发明具体实施例，本发明中串联二极管结构包括第一P型掺杂区21、第一N型掺杂区22、第二N型掺杂区23和第二P型掺杂区24；其中：第一P型掺杂区21与P型体区71接触，第一N型掺杂区22、第二N型掺杂区23和第二P型掺杂区24与沟槽发射电极91和P+发射区4之间通过第二介质层32相隔离；第一P型掺杂区21与第一N型掺杂区22相邻且接触形成第一PN结二极管，所述第二N型掺杂区23和第二P型掺杂区24相邻且接触形成第二PN结二极管，第一PN结二极管和第二PN结二极管之间通过浮空金属层16相连。
[0018] 进一步的是，本发明中沟槽栅结构还包括：位于栅电极81底部的分裂电极84和分裂电极介质层85；所述分裂电极84与栅电极81之间通过第一栅介质层82隔离，所述分裂电极84与N型电荷存储层7和N型漂移区12分别通过分裂电极介质层85隔离。
[0019] 进一步的是，本发明中分裂电极介质层85的厚度分别大于第一栅介质层82和第二栅介质层83的厚度。
[0020] 进一步的是，本发明中沟槽栅结构底部还具有第二P型层1102。
[0021] 进一步的是，本发明中第一栅介质层82、第二栅介质层83、第一沟槽发射极介质层92和第二沟槽发射极介质层93的厚度可以相同也可以不同；第一栅介质层82、第二栅介质层83的厚度小于或者等于第一沟槽发射极介质层92和第二沟槽发射极介质层93。
[0022] 进一步的是，本发明中沟槽发射极结构沿垂直方向贯穿于整个P型体区10中或者穿入部分P型体区10中。
[0023] 进一步的是，本发明中漂移区结构为NPT结构或FS结构。
[0024] 进一步的是，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
[0025] 另一方面，本发明提出一种沟槽栅电荷储存型绝缘栅双极型晶体管的制造方法，其特征在于，包括如下步骤：
[0026] 步骤1：采用N型轻掺杂单晶
硅片作为器件的N型漂移区12，在
硅片表面淀积保护层，
光刻出窗口进行沟槽硅
刻蚀，进而在N型漂移区12上刻蚀形成相互独立的第一沟槽和第二沟槽，第一沟槽的深度大于第二沟槽的深度；
[0027] 步骤2：在经步骤1处理所得的硅片表面生长一层
场氧化层，光刻得到有源区，然后再生长一层预氧化层，通过在第一沟槽下方注入P型杂质并
退火处理制得P型层11，所述P型层11的宽度大于第一沟槽的宽度；然后通过在第一沟槽和位于第一沟槽一侧的第二沟槽之间及所述第二沟槽底部注入N型杂质制得N型电荷存储层7；再在N型电荷存储层7上方和位于第一沟槽另一侧的顶层注入P型杂质并退火处理分别制得P型基区6和P型体区10；
[0028] 步骤3：在所述第一沟槽和第二沟槽内壁形成介质层，刻蚀第一沟槽底部介质层以露出经步骤2处理制得的P型层11，然后分别在第一沟槽和第二沟槽内淀积
多晶硅，第一沟槽内多晶硅及其周侧的介质层形成沟槽发射极结构，第二沟槽内多晶硅及其外侧的介质层形成沟槽栅结构；
[0029] 步骤4：通过光刻、
离子注入工艺在第一沟槽与第二沟槽之间的P型基区6顶层分别注入P型杂质和N型杂质制得相互接触且并排设置的P+发射区4和N+发射区5；所述P+发射区4与第一沟槽内壁介质层相连，所述N+发射区5与第二沟槽内壁介质层相连；
[0030] 步骤5：在器件表面淀积，并采用光刻、刻蚀工艺形成位于沟槽栅结构上表面的第一介质层31、位于沟槽发射极结构部分上表面和P+发射区4部分上表面的第二介质层32和位于P型体区10上表面及靠近侧沟槽发射极介质层上表面的第三介质层33；
[0031] 步骤6：在器件表面生长N型
外延层，通过光刻、离子注入工艺制得位于沟槽发射电极92上表面的第一P型掺杂区21、均位于第二介质层32上表面的第一N型掺杂区22、第二P型掺杂区23和第二N型掺杂区24；第一P型掺杂区21一侧与第三介质层33相接触，其另一侧与第一N型掺杂区22和第二介质层32相接触，所述第二N型掺杂区23和第二P型掺杂区24相接触；
[0032] 步骤7：刻蚀去除多余N型外延层，在器件表面淀积金属，并采用光刻、刻蚀工艺分别在沟槽栅上表面、N+发射区5上表面和P+发射区5部分上表面形成发射极金属1以及在第一N型掺杂区22和第二P型掺杂区23之间形成浮空金属层16；
[0033] 步骤8：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层13，在N型场阻止层13背面注入P型杂质形成P型集电区14，背面淀积金属形成集电极金属15。
[0034] 进一步的是，本发明中介质层31～33的材料可以相同也可以不同。
[0035] 进一步的是，本发明步骤2中可通过增加光刻步骤分四次分别形成P型基区6、N型电荷储存层7和P型体区10。
[0036] 进一步的是，本发明中沟槽刻蚀的步骤和形成P型基区6、N型电荷储存层7、P型体区10和P型层11的步骤顺序可互换，即亦可在N型漂移区内先形成掺杂区后再进行沟槽刻蚀。
[0037] 进一步的是，本发明步骤8中N型场阻止层13的制备可在制备器件的正面结构之前进行制备；或者可直接选用具有N型场阻止层13和N型漂移区12的双层外延材料作为工艺起始的硅片材料。
[0038] 图1为传统CSTBT器件结构，基于这一结构的CSTBT器件存在随N型电荷存储层掺杂浓度的不断提高，能够提升正向导通性能但同时也会使得击耐压性能受损，尤其体现在击穿电压显著降低。为有效屏蔽N型电荷存储层这一不利影响，本发明通过引入并合理设置沟槽发射极结构、P型层和串联二极管结构，最终达到在不影响器件阈值电压和开通的情况下显著提升器件的综合性能，并且避免了现有采用加深沟槽栅深度和减小元胞宽度这些手段所存在的
缺陷。本发明的技术改进及相应技术效果具有如下：
[0039] 本发明通过引入并合理设置沟槽发射极结构、P型层和串联二极管结构，优化了器件的工作原理，具体如下所述：
[0040] (一)、器件阻断状态时：
[0041] P型体区10以及沟槽发射极下方的P型层11和N-漂移区12形成的PN结反偏，由于P型层11横向扩展提供的电荷屏蔽作用，在器件击穿前使得N型电荷存储层下方的N型漂移区全耗尽，进而使得几乎全部反向电压由此承受，从而在提高电荷存储层掺杂浓度的同时将不影响器件的击穿电压，这克服了传统CSTBT结构正向导通特性与耐压之间的矛盾。此外，厚的介质层85可进一步减小沟槽栅底部的电场，改善沟槽底部电场集中效应，提高了器件的击穿电压，提高了器件的可靠性。
[0042] (二)、器件正向导通时：
[0043] 沟槽发射极下方的P型层11的电位随着集电极电压的增大而增大，当IGBT处于正常导通状态时，由于集电极电压较低，此时P型层11的电位低于串联二极管结构的导通压降VDC，无电流流过二极管串联结构，此时器件特性与传统CSTBT结构相同；当IGBT处于短路状态时，由于集电极电压很大，P型层11的电位上升至超过串联二极管结构的导通压降VDC，此时串联二极管结构导通，将使得此P型层11的电位被拑位在VDC，从而使得器件沟道电压被拑位在较小的值，从而减IGBT小器件的饱和电流密度，改善器件的短路安全工作区特性。此外，高的电荷存储层掺杂浓度进一步提高了发射极载流子浓度增强效应，进一步减小了器件的正向导通压降。
[0044] (三)、器件开关状态：
[0045] 本发明使得栅电极81的深度介于P型基区6和N型电荷存储层7之间，并使栅电极81的宽度小于沟槽发射极结构的宽度，一方面在不影响器件开通的情况下显著减小了栅极与发射极之间的电容和栅极与集电极之间的电容，从而达到减小整个栅极电容的目的，提高了器件的开关速度，降低了器件的开关损耗，并减小了器件的驱动损耗，使器件获得更好的导通压降与开关损耗间的折中特性；另一方面，高的电荷存储层掺杂浓度进一步提高了发射极载流子浓度增强效应，改善了载流子浓度分布，进一步改善导通压降与开关损耗间的折中特性。引入沟槽发射结结构一侧的P型体区10进一步减小了空穴的
抽取面积，提高了发射极端的载流子增强效应，进一步改善整个N型漂移区的载流子浓度分布。
[0046] 综上所述，本发明相比
现有技术的有益效果在于：
[0047] 本发明在传统CSTBT器件结构的
基础上通过改进提供了一种新型CSTBT器件及其制造方法。本发明合理设计器件结构来综合提高器件的性能，通过在沟槽栅结构一侧引入沟槽发射电极结构，同时在沟槽发射电极结构上方引入串联二极管结构，在器件导通状态下，当P型体区电位上升至或超过于串联二极管结构的导通压降VDC时，串联二极管结构导通，将使得此P型层电位被拑位在VDC，从而使得器件沟道电压拑位在很小的值，从而减小了器件饱和电流密度，改善了短路安全工作区，降低了导通损耗；在沟槽发射极结构下方引入P型层，横向延伸至N型电荷存储层下方N型漂移区中的P型层，使得在器件阻断状态下N型漂移区全耗尽，进而使得几乎全部的反向电压由P型层与N型漂移区形成的PN结承受，能够避免增加电荷存储层掺杂浓度将不影响器件的击穿电压，从而克服了传统CSTBT器件结构正向导通与耐压性能之间的矛盾关系；通过减小栅电极的深度，使栅电极的深度小于N型电荷存储层的结深减小了栅极与发射极和集电极的耦合面积，进而减小了栅极-发射极电容和栅极-集电极电容，提高了器件的开关速度，降低了开关损耗，使器件获得更好的导通压降与开关损耗间的折中特性；通过设置位于沟槽发射结结构一侧的P型体区能够进一步减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善整个N型漂移区的载流子浓度分布。另外，本发明结构的提出能够克服现有通过加深沟槽栅深度和减小元胞宽度致使器件的开关性能、导通压降和开关损耗折中特性以及可靠性受损的不足。除外，本发明制造方法与现有传统CSTBT器件的制造工艺相兼容。
附图说明
[0048] 图1是传统CSTBT器件的元胞结构示意图；其中：1为发射极金属，3为介质层，4为P+发射区，5为N+发射区，6为P型基区，7为N型电荷存储层，81为栅电极，82为第一栅介质层，83为第二栅介质层，10为P型体区，12为N型漂移区，13为N型电场阻止层，14为P型集电区，15为集电极金属。
[0049] 图2是本发明实施例1提供的CSTBT器件元胞结构示意图；其中：1为发射极金属，21为第一P型掺杂区，22为第一N型掺杂区，23为第二P型掺杂区，24为第二N型掺杂区，31为第一介质层，32为第二介质层，33为第三介质层，4为P+发射区，5为N+发射区，6为P型基区，7为N型电荷存储层，81为栅电极，82为第一栅介质层，83为第二栅介质层，91为沟槽发射极电极，92为第一沟槽发射极介质层，93为第二沟槽发射极介质层，10为P型体区，11为P型层，12为N型漂移区，13为N型电场阻止层，14为P型集电区，15为集电极金属，16为浮空金属层。
[0050] 图3是本发明实施例2提供的CSTBT器件元胞结构示意图；其中：1为发射极金属，21为第一P型掺杂区，22为第一N型掺杂区，23为第二P型掺杂区，24为第二N型掺杂区，31为第一介质层，32为第二介质层，33为第三介质层，4为P+发射区，5为N+发射区，6为P型基区，7为N型电荷存储层，81为栅电极，82为第一栅介质层，83为第二栅介质层，84为分裂电极，85为分裂电极介质层，91为沟槽发射极电极，92为第一沟槽发射极介质层，93为第二沟槽发射极介质层，10为P型体区，11为P型层，12为N型漂移区，13为N型电场阻止层，14为P型集电区，15为集电极金属，16为浮空金属层。
[0051] 图4是本发明实施例3提供的CSTBT器件元胞结构示意图；其中：1为发射极金属，21为第一P型掺杂区，22为第一N型掺杂区，23为第二P型掺杂区，24为第二N型掺杂区，31为第一介质层，32为第二介质层，33为第三介质层，4为P+发射区，5为N+发射区，6为P型基区，7为N型电荷存储层，81为栅电极，82为第一栅介质层，83为第二栅介质层，91为沟槽发射极电极，92为第一沟槽发射极介质层，93为第二沟槽发射极介质层，10为P型体区，1101为第一P型层，1102为第二P型层，12为N型漂移区，13为N型电场阻止层，14为P型集电区，15为集电极金属，16为浮空金属层。
[0052] 图5是本发明实施例4提供的CSTBT器件元胞结构示意图；其中：1为发射极金属，21为第一P型掺杂区，22为第一N型掺杂区，23为第二P型掺杂区，24为第二N型掺杂区，31为第一介质层，32为第二介质层，33为第三介质层，4为P+发射区，5为N+发射区，6为P型基区，7为N型电荷存储层，81为栅电极，82为第一栅介质层，83为第二栅介质层，84为分裂电极，85为分裂电极介质层，91为沟槽发射极电极，92为第一沟槽发射极介质层，93为第二沟槽发射极介质层，10为P型体区，1101为第一P型层，1102为第二P型层，12为N型漂移区，13为N型电场阻止层，14为P型集电区，15为集电极金属，16为浮空金属层。
[0053] 图6是本发明实施例1提供的制造方法中经步骤1和2处理后所得结构的示意图；
[0054] 图7是本发明实施例1提供的制造方法中在第一沟槽和第二沟槽内壁形成介质层后所得结构的示意图；
[0055] 图8是本发明实施例1提供的制造方法中在第一沟槽和第二沟槽内形成多晶硅电极后所得结构的示意图；
[0056] 图9是本发明实施例1提供的制造方法中形成N+发射区和P+发射区后所得结构的示意图；
[0057] 图10是本发明实施例1提供的制造方法中形成表面介质层后所得结构的示意图；图11是本发明实施例1提供的制造方法中形成表面串联二极管结构后所得结构的示意图；
图12是本发明实施例1提供的制造方法中形成表面发射极电极和浮空电极后所得结构的示意图；
[0058] 图13是本发明实施例1提供的制造方法中全部工序完成后的器件结构示意图；
[0059] 图14是本发明实施例2提供的制造方法中在第二沟槽底部形成分裂电极后所得结构的示意图；
[0060] 图15是本发明实施例2提供的制造方法中形成栅极介质层后所得结构的示意图；
[0061] 图16是本发明实施例2提供的制造方法中在分裂电极上方形成多晶硅栅电极后所得结构的示意图；
[0062] 图17是本发明实施例3提供的制造方法中在第一沟槽底部和第二沟槽底部分别形成第一P型层和第二P型层后所得结构的示意图；
[0063] 图18是本发明实施例3提供的制造方法中形成沟槽发射极介质层和分裂电极介质层后所得结构的示意图。
具体实施方式
[0064] 下面结合
说明书附图和具体实施例对本发明的原理和特性进行详细说明：
[0065] 实施例1：
[0066] 本实施例提出如图2所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，包括：P型集电区14、位于P型集电区14背面的集电极金属15、位于P型集电区14正面的N型电场阻止层13和位于N型电场阻止层13上方的N型漂移区12；其特征在于：N型漂移区12中具有P+发射区4、N+发射区5、P型基区6、N型电荷存储层7、沟槽栅结构、沟槽发射极结构、P型体区10和P型层11；N型漂移区12中间位置具有沿垂直方向部分穿入的沟槽发射极结构，所述沟槽发射极结构包括发射极电极91及位于其侧壁的发射极介质层；
[0067] 所述沟槽发射极结构一侧的N型漂移区12顶层中具有与之相连的P+发射区4和N+发射区5，所述P+发射区4和N+发射区5相互接触且并排设置，在P+发射区4部分上表面和N+发射区5的上表面具有发射极金属1，在P+发射区4部分上表面和沟槽发射极结构部分上表面还具有与发射极金属1相连接的串联二极管结构；在P+发射区4和N+发射区5的下表面具有与之相连的P型基区6；P型基区6和N型漂移区12之间具有N型电荷存储层7，所述N型电荷存储层7的结深小于所述沟槽发射电极91的深度；还包括沿垂直方向部分穿入所述N型电荷存储层7中的沟槽栅结构，沟槽栅结构上表面与发射极金属1之间通过第一介质层31相隔离，所述沟槽栅结构包括：栅电极81、第一栅介质层82和第二栅介质层83；所述栅电极81通过第一栅介质层82与底部N型电荷存储层相连7，所述栅电极81通过第二栅介质层83与N+发射区5、P型基区6和侧边N型电荷存储层相连7；所述沟槽栅结构的深度大于P型基区6的结深且小于N型电荷存储层7的结深；
[0068] 所述沟槽发射极结构另一侧的N型漂移区12中具有与之相连的P型体区10，所述P型体区10上方具有与之相连的第三介质层33，并且所述第三介质层33与所述串联二极管结构相连；
[0069] 所述沟槽发射极结构下方的N型漂移区12中还具有与发射极电极91相接触的P型层11，所述P型层11向一侧横向延伸至N型电荷存储层7下方的N型漂移区12中，所述P型层11向另一侧横向延伸可以与P型体区10连接，也可以不连接，本实施例给出前者的示例；进一步地，P型层11横向延伸至N型电荷存储层7下方的N型漂移区12中的距离不超过P型发射区4和N型发射区5二者的宽度之和，即要保留沟道。
[0070] 实施例2：
[0071] 本实施例提出一种如图3所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，本实施例除了在栅电极81下方设置与之通过栅介质层相隔离且同发射极金属1等电位的分裂电极84以及将分裂电极84分别与N型电荷存储层7和N型漂移区12隔离的分裂电极介质层85以外，其余结构均与实施例1相同。
[0072] 本实施例对分裂电极的形状不做限定，具体分裂电极84的宽度可以小于或者等于栅电极81的宽度；当分裂电极84的宽度小于栅电极81的宽度时，这样可以在沟槽栅结构的沟槽底部形成阶梯状分裂电极介质层，进一步降低沟槽底部电场集中，提高器件的击穿电压。
[0073] 本实施例引入厚度的分裂电极介质层85在保证阈值电压的同时能够改善沟槽栅底部的电场集中效应，提高器件的击穿电压，进而提高器件的可靠性；同时，分裂电极84的引入能够减小MOSFET沟道密度，进一步减小了饱和电流密度，从而改善了器件短路安全工作区的特性。
[0074] 实施例3：
[0075] 本实施例提出一种如图4所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，本实施例除了在沟槽栅结构底部引入第二P型层1102以外，其余结构均与实施例1相同。
[0076] 本实施例能够有效屏蔽N型电荷存储层7中负电荷的影响，一方面有利于减小栅电容，另一方面改善了沟槽栅底部电场的集中，提高了器件击穿电压和可靠性。
[0077] 实施例4：
[0078] 本实施例提出一种如图5所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，本实施例除了在沟槽栅结构底部引入第二P型层1102、在在栅电极81下方设置与之通过栅介质层相隔离且同发射极金属1等电位的分裂电极84以及将分裂电极84分别与N型电荷存储层7和N型漂移区12隔离的分裂电极介质层85以外，其余结构均与实施例1相同。
[0079] 本实施例对分裂电极的形状不做限定，具体分裂电极84的宽度可以小于或者等于栅电极81的宽度；当分裂电极84的宽度小于栅电极81的宽度时，这样可以在沟槽栅结构的沟槽底部形成阶梯状分裂电极介质层，进一步降低沟槽底部电场集中，提高器件的击穿电压。
[0080] 本实施例综合实施例2和实施例3的结构特征，能够进一步改善沟槽栅底部的电场集中效应，提高器件的击穿电压，进而提高器件的可靠性，以及减小MOSFET沟道密度和减小饱和电流密度，从而改善器件短路安全工作区的特性。
[0081] 实施例5：
[0082] 本实施例以1200V电压等级的沟槽栅电荷存储型绝缘栅双极型晶体管为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
[0083] 步骤1：采用N型轻掺杂
单晶硅片作为器件的N型漂移区12，所选硅片的厚度为30013 14 3
～600um，掺杂浓度为10 ～10 个/cm ；在硅片表面淀积厚度为700～1000纳米的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区12上刻蚀形成相互独立的第一沟槽和第二沟槽，第一沟槽的深度大于第二沟槽的深度；
[0084] 步骤2：在经步骤1处理所得的硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，通过在第一沟槽下方注入P型杂质并退火处理制得P型层11，离子注入的
能量为60～120keV，注入剂量为1013～1014个/cm2，退火
温度为1100～1150℃，退火时间为10～30分钟；所述P型层11的宽度大于第一沟槽的宽度；然后通过在第一沟槽和位于第一沟槽一侧的第二沟槽之间及所述第二沟槽底部注入N型杂质制得N型电荷存储层7，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；再在N型电荷存储层7上方和位于第一沟槽另一侧的顶层注入P型杂质并退火处理分别制得P型基区6和P型体区10，离子注入的13 14 2
能量为60～120keV，注入剂量为10 ～10 个/cm ，退火温度为1100～1150℃，退火时间为10～30分钟；
[0085] 步骤3：在1050℃～1150℃的O2气氛下分别在所述第一沟槽和第二沟槽内壁形成介质层，刻蚀第一沟槽底部介质层以露出经步骤2处理制得的P型层11，而后于750℃～950℃下分别在第一沟槽和第二沟槽内淀积多晶硅，第一沟槽内多晶硅及其周侧的介质层形成沟槽发射极结构，第二沟槽内多晶硅及其外侧的介质层形成沟槽栅结构；
[0086] 步骤4：通过光刻、离子注入工艺在第一沟槽与第二沟槽之间的P型基区6顶层分别注入P型杂质和N型杂质，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/2 15 16 2
cm ，离子注入P型杂质的能量为60～80keV，注入剂量为10 ～10 个/cm ，退火温度为900℃，时间为20～30分钟，制得相互接触且并排设置的P+发射区4和N+发射区5；所述P+发射区
4与第一沟槽内壁介质层相连，所述N+发射区5与第二沟槽内壁介质层相连；
[0087] 步骤5：在器件表面淀积，并采用光刻、刻蚀工艺形成位于沟槽栅结构上表面的第一介质层31、位于沟槽发射极结构部分上表面和P+发射区4部分上表面的第二介质层32和位于P型体区10上表面及靠近侧沟槽发射极介质层上表面的第三介质层33；
[0088] 步骤6：在器件表面生长N型外延层，通过光刻、离子注入工艺制得位于沟槽发射电极92上表面的第一P型掺杂区21、均位于第二介质层32上表面的第一N型掺杂区22、第二P型掺杂区23和第二N型掺杂区24，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟；第一P型掺杂区21一侧与第三介质层33相接触，其另一侧与第一N型掺杂区22和第二介质层32接触，所述第二N型掺杂区23和第二P型掺杂区24相接触；
[0089] 步骤7：刻蚀去除多余N型外延层，在器件表面淀积金属，并采用光刻、刻蚀工艺分别在沟槽栅上表面、N+发射区5上表面和P+发射区5部分上表面形成发射极金属1以及在第一N型掺杂区22和第二P型掺杂区23之间形成浮空金属层16；
[0090] 步骤8：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层13，N型场阻止层13的厚度为15～30微米，离子注入的能量为1500～2000keV，注入13 14 2
剂量为10 ～10 个/cm ，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层
13背面注入P型杂质形成P型集电区14，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；背面淀积金属形成集电极金属15，至此完成沟槽栅电荷存储型IGBT的制备。
[0091] 进一步的是，本发明步骤2中可通过增加光刻步骤分四次分别形成P型基区6、N型电荷储存层7和P型体区10。
[0092] 进一步的是，本发明步骤8中N型场阻止层13的制备可在制备器件的正面结构之前进行制备；或者可直接选用具有N型场阻止层13和N型漂移区12的双层外延材料作为工艺起始的硅片材料。
[0093] 进一步的是，所述介质层31～33、第一栅介质层83、第二栅介质83、分裂电极介质层85、第一沟槽发射极介质92和第二沟槽发射极介质93的材料可以相同也可以不同。
[0094] 实施例6：
[0095] 本实施例在步骤3中在沟槽内完成淀积多晶硅的步骤之后增加刻蚀、形成介质层和再次淀积多晶硅的工序步骤形成位于栅电极81底部的分裂电极84，其余步骤与实施例5相同，即可制得如图3所示的器件结构。
[0096] 实施例7：
[0097] 本实施例在步骤2中在第一沟槽底部形成P型层(即第一P型层1101，第二P型层1102)后，在第二沟槽底部形成另一P型层，其余步骤与实施例5相同，即可制得如图4所示的器件结构。
[0098] 实施例8：
[0099] 本实施例在步骤2中在第一沟槽底部形成P型层后，在第二沟槽底部形成另一P型层，另外在步骤3中在沟槽内完成淀积多晶硅的步骤之后增加刻蚀、形成介质层和再次淀积多晶硅的工序步骤形成位于栅电极81底部的分裂电极84，其余步骤与实施例5相同，即可制得如图4所示的器件结构。
