技术领域
[0001] 本
发明涉及集成
电路芯片技术领域，涉及一种抗辐照加固的施密特触发器。
背景技术
[0002] 集成电路等
电子器件的应用越发广泛，不仅实在消费类电子、家电类等商用领域具有爆发式的增长，在航空、航天、战略式武器等特殊环境的应用也十分重要，但是由于此类环境中存在大量的
辐射粒子，严重危害了集成电子器件的工作特性及寿命，所以集成电路的抗辐照研究具有重要等战略意义。
[0003] 随着集成电路技术的迅速发展，使得器件工艺尺寸不断缩小、时钟工作
频率不断提高，同时也让电子器件对空间辐射效应变得愈加敏感。研究发现，辐射效应已经成为了影响电子器件工作可靠性和
稳定性的主要因素。对于组合
逻辑电路而言，入射粒子淀积的电荷会被敏感
节点收集，产生瞬态
电压脉冲，这些瞬态脉冲会沿着数据通路向下传播，可能被时序单元采集，最终导致电路状态被破坏，形成单粒子瞬态效应(Signal Event Transistor,SET)。
[0004] 然而，施密特触发器又是输入输出单元电路中极为重要的电路单元。单粒子瞬态效应形成的单粒子脉冲会影响到施密特触发器的逻辑状态，而在组合逻辑电路中这种状态的变化又会传播到下级电路，从而影响到整个电路的工作性能，严重威胁到集成电路的工作稳定性和可靠性。因此，对施密特触发器做抗辐照加固变得必要而迫切。
发明内容
[0005] 本发明要解决的技术问题是提供一种抗辐照加固的施密特触发器，在多
角度粒子辐射环境下，不仅能够保证施密特触发器正常工作不受影响，同时比传统的施密特触发器具有更强的抗辐照性能。
[0006] 本发明采用如下方案解决上诉问题：
[0007] 一种抗辐照加固的施密特触发器，包括：四个MOS管、两个
开关MOS管以及一个辐照加固的
反相器。其中，辐照加固的反相器中包含六个MOS管，包括了标准上拉结构、标准下拉结构、加固上拉结构、加固下拉结构、高电平误差校正结构、低电平误差校正结构六部分；
[0008] 其中，施密特触发器结构中所述第一PMOS管P1的G级连接于输入端，S极连接于VDD端；
[0009] 第一NMOS管N1，所述N1管的G极连接于所述输入端，S极连接于GND端，D极连接于第一PMOS管D极和INV的输入端；
[0010] 第二PMOS管P2，所述P2管的G极连接于所述输入端，S极连接于VDD端，D极连接于第三PMOS管S极；
[0011] 第三PMOS管P3，所述P3管的G极连接于所述输出端，D极连接于INV的输入端；
[0012] 第二NMOS管N2，所述N2管的G极连接于所述输出端，D极连接于INV的输入端；
[0013] 第三NMOS管N3，所述N3管的G极连接于所述输入端，S极连接于GND端，D极连接于第二NMOS管S极；
[0014] 反相器单元INV，INV输出端连接于施密特触发器输出端。
[0015] 施密特触发器中INV结构由六部分组成：标准上拉结构P4、标准下拉结构N4、加固上拉结构P5、加固下拉结构N6、高电平纠错结构P6、低电平纠错结构N5；
[0016] 第四PMOS管P4，所述P4管的G极连接于所述INV输入端，S极连接于VDD端，D极连接于第四NMOS管D极；
[0017] 第四NMOS管N4，所述N4管的G极连接于所述INV输入端，S极连接于GND端，D极连接于INV输出端；
[0018] 第五PMOS管P5，所述P5管的G极连接于所述INV输入端，S极连接于VDD端，D极连接于第六PMOS管S极；
[0019] 第六PMOS管P6，所述P6管的G极连接于GND端，D极连接于INV的输出端；
[0020] 第五NMOS管N5，所述N5管的G极连接于VDD端，D极连接于INV的输出端；
[0021] 第六NMOS管N6，所述N6管的G极连接于INV输入端，S极连接于GND端，D极连接于第五NMOS管S极。
[0022] 上述公开的一种施密特触发器具有以下的有益效果为：在LET值达到50Mev·cm2/mg的时候，如果采用传统的施密特触发器结构，会发生单粒子翻转现象，即输出
信号会输出错误电平。而当采用该新型的施密特触发器结构时，在该LET值下不会发生单粒子翻转现象，不仅有效的避免了错误电平的产生，并且
阈值电平控制方便，在传输延迟方面与传统施密特触发器相差无几。
附图说明
[0023] 图1为本发明
实施例一的施密特触发器电路结构图；
[0024] 图2为本发明实施例一的施密特触发器中反相器的电路结构图；
[0025] 图3为本发明实施例一的施密特触发器的抗辐照加固结构图；
具体实施方式
[0026] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
[0027] 本发明提供一种抗辐照加固的施密特触发器，其目的在于，当带有施密特触发器的集成电路模
块受到辐照影响时，提高电路的抗辐照可靠性，避免出现信号翻转现象，从而导致整个电路模块功能错误甚至失效。本发明的施密特触发器利用抗辐照结构，以及采用2
抗辐照加固结构的反相器，可以在LET≤50Mev·cm /mg时，有效的防止单粒子翻转效应的发生。
[0028] 参见图1，图1为本发明一实施例提供的一种抗辐照的施密特触发器的电路结构图，作为施密特触发器正常功能如下所述：
[0029] 当输入电压为低电平时，P1～P3导通，N1～N3关断，施密特触发器输出为低电平；
[0030] 当输入电压由低电平向高电平转化时，N1逐渐导通，INV输入端电压逐渐降低，同时INV输出端电压逐渐升高，当INV输入端电压低于反相器的转换点电压时，P3逐渐关断，N2逐渐开启，使INV输入端电压对地的等效
电阻减小，进一步拉低INV输入端电压，
加速INV输出端电压的升高速度，加速P3的关断和N2的导通，使施密特触发器的输出快速升为高电平；
[0031] 当输入电压为高电平时，P1～P3关断，N1～N3导通，施密特触发器输出为高电平；
[0032] 当输入电压由高电平向低电平转化时，P1逐渐导通，INV输入端电压逐渐升高，同时INV输出端电压逐渐降低，当INV输入端电压高于反相器的转换点电压时，N2逐渐关断，P3逐渐开启，使INV输入端电压对地的等效电阻增大，进一步拉高INV输入端电压，加速INV输出端电压的降低速度，加速N2的关断和P3的导通，使施密特触发器的输出快速降为低电平；
[0033] 施密特触发器转换点电压的计算公式如下：
[0034]
[0035]
[0036] K1＝(WP2/LP2)/(WP1/LP1)；
[0037] K2＝(WN3/LN3)/(WN1/LN1)；
[0038]
[0039] R＝(WN1/LN1)/(WP1/LP1)；
[0040] VHL为施密特触发器的高电平变为低电平的转换电压；
[0041] VLH为施密特触发器的低电平变为高电平的转换电压；
[0042] VDD为施密特触发器的输入
电源电压；
[0043] VTHN为NMOS管的导通阈值电压，与
半导体工艺有关；
[0044] VTHP为NMOS管的导通阈值电压，与半导体工艺有关；
[0045] μn为NMOS管中电子迁移率；
[0046] μp为NMOS管中电子迁移率；
[0047] Wi/Li(i＝P1,P2,N1,N3)为所述MOS管的宽长比；
[0048] 由上述的转换点电压计算公式可知，可把M看作一个常数，若取N1和P1的宽长比为一定值，即取MR为一个定值，并合理选择K1、K2，即选择P2和N3的宽长比就可以有效控制施密特触发器的阈值电平。
[0049] 上述即为施密特触发器的正常功能，而本抗辐照加固的施密特触发器的防止辐照影响的功能如下所述：
[0050] 本施密特触发器以及施密特触发器中的反相器单元都使用了辐照加固结构，加固电路结构包括六个部分：标准上拉结构、标准下拉结构、加固上拉结构、加固下拉结构、高电平误差校正结构、低电平误差校正结构；
[0051] 其结构如图3所示。该结构可以增强电路的鲁棒性，结构中的标准上拉结构与下拉结构完成了逻辑电路的基本功能，与CMOS标准单元电路的上拉结构和下拉结构相同。加固上拉结构与加固下拉结构用于增强电路的鲁棒性，设计时可以采用的策略是使加固上拉与下拉结构的结构与标准上拉与下拉结构相同，即做标准的冗余结构，但加固上拉与下拉结构不直接与电路的输出相连，在加固上拉结构和下拉结构与输出之间分别插入高电平误差校正与低电平误差校正结构。
[0052] 高电平误差校正模块可以在输出为高时监视输出，当输出由于任何原因出现低电平时，高电平误差校正模块将会阻止这一变化的过程。高电平误差校正模块会与加固上拉模块一起吸收更多的电子，而阻止输出电平的下降。类似的，当输出为低电平时，低级纠错结构将起作用。当输出由于某种原因被拉高时，低电平误差校正模块会与加固下拉网络配合工作，向输出端口注入更多的电子，从而使
输出电压迅速回落到低电平。
[0053] 如图1和图2所示，即为加固后的施密特触发器和反相器。图中P1和P4即为标准上拉结构，N1和N4即为标准下拉结构；P2和P5即为加固上拉结构，N3和N6即为加固下拉结构；P3和P6即为高电平误差校正结构，N2和N5即为低电平误差校正结构。
[0054] 在LET≤50Mev·cm2/mg时，加固后的施密特触发器在某个节点例子轰击后，
输出信号在加固结构的保护下，降低了数字逻辑电路受到单粒子效应影响的概率，防止输出电平产生错误从而导致整个电路系统发生故障。
[0055] 综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以
权利要求界定的范围为准。
