技术领域
[0001] 本
发明属于集成电路设计技术领域，尤其涉及一种锁相环锁定指示电路及锁相环。
背景技术
[0002] 锁相环(phase locked loop，PLL)用于
频率合成，由于其电路简单、频率配置灵活被，因此被广泛应用于集成电路设计的各个领域，例如，时钟产生、时钟回复及射频
本振频率的产生等。
[0003] 锁定指示电路用于指示锁相环是否锁定，是锁相环必不可少的一个辅助模
块。现有的锁相环指示电路多采用测频检测锁相环是否锁定，但当锁相环的输出频率较高时采用测频检测的方法电路复杂，成本较高。
发明内容
[0004] 有鉴于此，本发明
实施例提供了一种锁相环锁定指示电路及锁相环，以解决
现有技术中采用测频检测锁定电路复杂，成本高的问题。
[0005] 本发明实施例的第一方面提供了一种锁相环锁定指示电路，锁相环包括鉴频鉴相器，锁相环锁定指示电路包括：控制
信号产生模块、
电流源模块、
波形调整模块及充电电容；
[0006]
控制信号产生模块，第一输入端与鉴频鉴相器的第一输出端连接，第二输入端与鉴频鉴相器的第二输出端连接，输出端与电流源模块的控制端连接；充电电容，第一端与电流源模块的输出端连接，第一端还与波形调整模块的输入端连接，第二端接地；
[0007] 控制信号产生模块接收鉴频鉴相器的第一输出端输出的第一
电压信号及鉴频鉴相器的第二输出端输出的第二电压信号，并根据第一电压信号及第二电压信号产生控制信号，控制信号控制电流源模块为充电电容充电；波形调整模块获取充电电容的电压，并根据充电电容的电压输出锁定指示信号。
[0008] 可选的，控制信号产生模块包括：同或
门；
[0009] 同或门，第一输入端与控制信号产生模块的第一输入端连接，第二输入端与控制信号产生模块的第二输入端连接，输出端与控制信号产生模块的输出端连接。
[0010] 可选的，电流源模块包括：第一
电阻、第二电阻及
三极管；
[0011] 三极管，基极与电流源模块的控制端连接，集
电极与电源正极连接，发射极通过第二电阻与电流源模块的输出端连接；
[0012] 第一电阻，第一端与三极管的基极连接，第二端与充电电容的第一端连接。
[0013] 可选的，波形调整模块包括：
施密特触发器整形单元；
[0014] 施密特触发器整形单元获取充电电容的电压，并对充电电容的电压进行整形，输出锁定指示信号。
[0015] 可选的，施密特触发器整形单元包括：第一功率晶体管、第二功率晶体管、第三功率晶体管、第四功率晶体管、第五功率晶体管、第六功率晶体管、第七功率晶体管、第八功率晶体管、第九功率晶体管及第十功率晶体管；
[0016] 第一功率晶体管，源极与电源正极连接，漏极与第二功率晶体管的源极连接；第二功率晶体管的漏极与第三功率晶体管的漏极连接；第三功率晶体管的源极与第四功率晶体管的漏极连接；第四功率晶体管的源极接地；且第一功率晶体管的栅极、第二功率晶体管的栅极、第三功率晶体管的栅极及第四功率晶体管的栅极均与施密特触发器整形单元的输入端连接；
[0017] 第五功率晶体管，源极与第一功率晶体管的漏极连接，漏极接地，栅极与第六功率晶体管的栅极连接；第六功率晶体管，源极与第四功率晶体管的漏极连接，漏极与电源正极连接，栅极还与第二功率晶体管的漏极连接；
[0018] 第七功率晶体管的源极与第八功率晶体管的源极均与电源正极连接，第七功率晶体管的漏极、第八功率晶体管的栅极、第九功率晶体管的漏极均与第十功率晶体管的栅极连接；第七功率晶体管的栅极与第九功率晶体管的栅极均与第五功率晶体管的栅极连接；第八功率晶体管的漏极与第十功率晶体管的漏极均与施密特触发器整形单元的输出端连接；第九功率晶体管的源极与第十功率晶体管的源极均接地。
[0019] 可选的，第一功率晶体管、第二功率晶体管、第五功率晶体管、第七功率晶体管及第八功率晶体管均为P型MOS管；
[0020] 第三功率晶体管、第四功率晶体管、第六功率晶体管、第九功率晶体管及第十功率晶体管均为N型MOS管。
[0021] 可选的，波形调整模块包括：比较器；
[0022] 比较器的第一输入端与波形调整模块的输入端连接，比较器的第二输入端与外部参考电压端连接，比较器的输出端与波形调整模块的输出端连接；
[0023] 比较器将充电电容的电压与外部参考电压端的电压进行比较，输出锁定指示信号。
[0025] 本发明实施例的第二方面提供了一种锁相环，包括如本发明实施例的第一方面提供的锁相环锁定指示电路。
[0026] 本发明实施例的第三方面提供了一种时钟发生器，包括如本发明实施例的第二方面提供的锁相环。
[0027] 本发明实施例提供一种锁相环锁定指示电路，包括：控制信号产生模块、电流源模块、波形调整模块及充电电容。控制信号产生模块根据鉴频鉴相器的第一电压信号及第二电压信号控制电流源模块对充电电容充电，波形调整模块对充电电容的电压进行调整后即可输出锁定指示信号。本发明实施例提供的锁相环锁定指示电路通过控制电流源模块对充电电容充电实现锁定指示信号的输出，电路结构简单，利用较少的器件即可完成锁相环锁定指示，所占体积小，成本低，易于集成。
附图说明
[0028] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0029] 图1是本发明实施例提供的锁相环锁定指示电路的结构示意图；
[0030] 图2是本发明实施例提供的锁相环的示意图；
[0031] 图3是本发明实施例提供的控制信号产生模块及电流源模块的电路图；
[0032] 图4是本发明实施例提供的一种波形调整模块的电路图；
[0033] 图5是本发明实施例提供的又一种波形调整模块的电路图。
具体实施方式
[0034] 以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
[0035] 为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。
[0036] 参考图1及图2，本发明实施例提供了一种锁相环锁定指示电路，锁相环包括鉴频鉴相器10，锁相环锁定指示电路包括：控制信号产生模块11、电流源模块12、波形调整模块13及充电电容14。
[0037] 控制信号产生模块11，第一输入端与鉴频鉴相器10的第一输出端连接，第二输入端与鉴频鉴相器10的第二输出端连接，输出端与电流源模块12的控制端连接；充电电容14，第一端与电流源模块12的输出端连接，第一端还与波形调整模块13的输入端连接，第二端接地。
[0038] 控制信号产生模块11接收鉴频鉴相器10的第一输出端输出的第一电压信号及所述鉴频鉴相器10的第二输出端输出的第二电压信号，并根据第一电压信号及第二电压信号产生控制信号，控制信号控制电流源模块12为充电电容14充电；波形调整模块13获取充电电容14的电压，并根据充电电容14的电压输出锁定指示信号。
[0039] 参考图2，锁相环100可以包括：鉴频鉴相器10、电荷
泵20、环路
滤波器30、压控
振荡器40及
分频器50。其中鉴频鉴相器10将分频器50输出的频率为fvco/N的电压信号与频率为fref的标准电压信号进行比较，并输出频率和
相位误差信息。其中，上述频率和相位误差信息即为鉴频鉴相器10的第一输出端输出的第一电压信号(信号UP)与鉴频鉴相器10的第二输出端输出的第二电压信号(信号DW)。鉴频鉴相器10的第一输出端输出的信号UP与鉴频鉴相器10的第二输出端输出的信号DW控制
电荷泵20的正负输出电流脉冲，同时，电荷泵20的正负输出电流脉冲的宽度由信号UP和信号DW的宽度决定，由此，鉴频鉴相器10控制电荷泵20将分频器50输出的电压信号与标准电压信号的误差转换为电荷，并将电荷传输给
环路滤波器30，环路滤波器30进一步控制压控振荡器40的
输出信号，压控振荡器40输出信号的频率为fvco，分频器50对压控振荡器40的输出信号进行N分频后反馈给鉴频鉴相器10，实现锁相环100的锁定。
[0040] 例如，当锁相环100锁定时，信号UP为低电平，信号DW也为低电平；当锁相环100失锁时，信号UP为低电平，信号DW为高电平；或，信号UP为高电平，信号DW为低电平。
[0041] 控制信号产生模块11的第一输入端与鉴频鉴相器10的第一输出端连接，接收鉴频鉴相器10的第一输出端输出的第一电压信号(信号UP)，控制信号产生模块11的第二输入端与鉴频鉴相器10的第二输出端连接，接收鉴频鉴相器10的第二输出端输出的第二电压信号(信号UP)，并根据鉴频鉴相器10输出的信号DW及信号UP控制电流源模块12对充电电容14充电，波形调整模块13对充电电容14的电压值进行调整输出锁定指示信号，指示锁相环100的锁定状态。
[0042] 本发明实施例提供的锁相环锁定指示电路结构简单，仅使用较少的器件即可完成锁相环锁定的指示，占用体积小，成本低，易于集成，响应速度快，工艺灵活性和可靠性高。
[0043] 一些实施例中，参考图3，控制信号产生模块11可以包括：同或门XNOR2。
[0044] 同或门XNOR2，第一输入端与控制信号产生模块11的第一输入端(
输入信号UP)连接，第二输入端与控制信号产生模块11的第二输入端(输入信号DW)连接，输出端与控制信号产生模块11的输出端连接。
[0045] 当锁相环100锁定时，UP为低电平，DW也为低电平时，同或门XNOR2输出高电平；当锁相环100失锁时，UP为低电平，DW为高电平；或，UP为高电平，DW为低电平，同或门XNOR2输出低电平。
[0046] 一些实施例中，电流源模块12可以包括：第一电阻R1、第二电阻R2及三极管Q1。
[0047] 三极管Q1，基极与电流源模块12的控制端连接，集电极与电源正极VDD连接，发射极通过第二电阻R2与充电电容14的第一端连接；第一电阻R1，第一端与三极管Q1的基极连接，第二端与充电电容14的第一端连接。
[0048] 第一电阻R1、第二电阻R2及三极管Q1组成一个电流源，当电流源模块12的控制端输入高电平时，三极管Q1导通，电源正极VDD通过三极管Q1及第二电阻R2为充电电容14充电。
[0049] 一些实施例中，波形调整模块13可以包括：施密特触发器整形单元；
[0050] 施密特触发器整形单元的输入端与波形调整模块13的输入端连接，施密特触发器整形单元的输出端与波形调整模块13的输出端连接。施密特触发器整形单元获取充电电容14的电压，并对充电电容14的电压进行整形，输出锁定指示信号。
[0051] 电流源模块12对充电电容14充电，充电电容14的电压上升，当充电电容14的电压值达到第一翻转电压时，施密特触发整形单元的输出端状态翻转；电流源模块12停止对充电电容14充电时，充电电容14的电压下降，当充电电容14的电压降低到第二翻转电压时，施密特触发整形单元的输出状态翻转。例如，若当充电电容14的电压值达到第一翻转电压时，施密特触发整形单元输出由高电平翻转为低电平，则当充电电容14的电压值下降到第二翻转电压时，施密特触发整形单元的输出由低电平转为高电平。或若当充电电容14的电压值达到第一翻转电压时，施密特触发整形单元输出由低电平翻转为高电平，则当充电电容14的电压值下降到第二翻转电压时，施密特触发整形单元的输出由高电平翻转为低电平。
[0052] 一些实施例中，参考图4，施密特触发器整形单元可以包括：第一功率晶体管MP1、第二功率晶体管MP2、第三功率晶体管MN1、第四功率晶体管MN2、第五功率晶体管MP3、第六功率晶体管MN3、第七功率晶体管MP4、第八功率晶体管MP5、第九功率晶体管MN4及第十功率晶体管MN5。
[0053] 第一功率晶体管MP1，源极与电源正极VDD连接，漏极与第二功率晶体管MP2的源极连接；第二功率晶体管MP2的漏极与第三功率晶体管MN1的漏极连接，第三功率晶体管MN1的源极与第四功率晶体管MN2的漏极连接，第四功率晶体管MN2的源极接地，且第一功率晶体管MP1的栅极、第二功率晶体管MP2的栅极、第三功率晶体管MN1的栅极及第四功率晶体管MN2的栅极均与施密特触发器整形单元的输入端连接。
[0054] 第五功率晶体管MP3，源极与第一功率晶体管MP1的漏极连接，漏极接地，栅极与第六功率晶体管MN3的栅极连接；第六功率晶体管MN3，源极与第四功率晶体管MN2的漏极连接，漏极与电源正极VDD连接，栅极还与第二功率晶体管MP2的漏极连接。
[0055] 第七功率晶体管MP4的源极与第八功率晶体管MP5的源极均与电源正极VDD连接，第七功率晶体管MP4的漏极、第八功率晶体管MP5的栅极、第九功率晶体管MN4的漏极均与第十功率晶体管MN5的栅极连接；第七功率晶体管MP4的栅极与第九功率晶体管MN4的栅极均与第五功率晶体管MP3的栅极连接；第八功率晶体管MP5的漏极与第十功率晶体管MN5的漏极均与施密特触发器整形单元的输出端连接；第九功率晶体管MN4的源极与第十功率晶体管MN5的源极均接地。
[0056] 施密特触发器整形单元的输入端为0时，第三功率晶体管MN1和第四功率晶体管MN2截止，第一功率晶体管MP1和第二功率晶体管MP2导通，第三功率晶体管MN1的漏极为高电平，第八功率晶体管MP5及第九功率晶体管MN4导通，输出高电平。随着施密特触发器整形单元的输入端电压的升高，第四功率晶体管MN2及第六功率晶体管MN3开启，但此时，第一功率晶体管MP1和第二功率晶体管MP2仍处于导通状态，输出高电平。当输施密特触发器整形单元的输入端电压增大到第一预设电压值时，第一功率晶体管MP1和第二功率晶体管MP2截止，第七功率晶体管MP4及第十功率晶体管MN5导通，输出低电平。当输入电压达到电源正极VDD时，第一功率晶体管MP1和第二功率晶体管MP2截止，第三功率晶体管MN1和第四功率晶体管MN2导通，第七功率晶体管MP4及第十功率晶体管MN5导通，输出低电平。随着施密特触发器整形单元的输入端的电压的下降，第一功率晶体管MP1和第五功率晶体管MP3开启，但此时，第三功率晶体管MN1和第四功率晶体管MN2仍处于导通状态，第七功率晶体管MP4及第十功率晶体管MN5导通，输出低电平。当施密特触发器整形单元的输入端电压下降到第二预设电压值时，第三功率晶体管MN1和第四功率晶体管MN2截止，第三功率晶体管MN1的漏极电压上升，第一功率晶体管MP1和第二功率晶体管MP2均导通，第八功率晶体管MP5及第九功率晶体管MN4导通，输出高电平。
[0057] 一些实施例中，第一功率晶体管MP1、第二功率晶体管MP2、第五功率晶体管MP3、第七功率晶体管MP4及第八功率晶体管MP5均为P型
场效应晶体管。
[0058] 第三功率晶体管MN1、第四功率晶体管MN2、第六功率晶体管MN3、第九功率晶体管MN4及第十功率晶体管MN5均为N型场效应晶体管。
[0059] 一些实施例中，参考图5，波形调整模块13可以包括：比较器U1。
[0060] 比较器U1的第一输入端与波形调整模块13的输入端连接，比较器U1的第二输入端与外部参考电压端连接，比较器U1的输出端与波形调整模块13的输出端连接。比较器U1将充电电容14的电压与外部参考电压端的电压进行比较后输出锁定指示信号。
[0061] 例如，比较器U1的第一输入端为正输入端，比较器U2的第二输入端为负输入端，锁相环100锁定时，控制信号产生模块11控制电流源模块12为充电电容14充电，当充电电容14的电压大于外部参考电压端的电压时，比较器U1输出高电平，指示锁相环100锁定；反之锁相环100失锁时，充电电容14放电电压下降，当充电电容14的电压小于外部参考电压端的电压时，比较器U1输出低电平，指示锁相环100失锁。
[0062] 又例如，比较器U1的第一输入端为负输入端，比较器U2的第二输入端为正输入端，比较器U1输出低电平，指示锁相环100锁定；比较器U1输出高电平，指示锁相环100失锁。
[0063] 一些实施例中，比较器U1为迟滞比较器，响应速度快，提高了锁相环锁定指示电路的反应速度。
[0064] 本发明实施例中采用波形调整模块13对充电电容14的电压进行波形调整，输出高电平或低电平，可与标准的数字CMOS(Complementary Metal Oxide Semiconductor，互补金属
氧化物
半导体)工艺兼容，兼容性强。
[0065] 以图3和图5所示电路组成的锁相环锁定指示电路为例对本发明实施例做进一步的说明。
[0066] 参考图3及图5，波形调整模块13包括比较器U1，当锁相环100处于锁定状态时，UP为低电平，DW也为低电平，同或门XNOR2输出高电平，三极管Q1导通，充电电容14的第一端的电压不断上升，当电压达到比较器U1的参考电压Vref时，比较器U1输出高电平，指示锁相环100锁定。
[0067] 当锁相环100失锁时，UP为低电平，DW为高电平；或，UP为高电平，DW为低电平，同或门XNOR2输出低电平，三极管Q1截止，充电电容14放电，充电电容14的第一端的电压不断下降，当充电电容14的第一端的电压值降低到参考电压Vref以下时，比较器U1输出低电平，指示锁相环100失锁。
[0068] 以图3和图4所示电路组成的锁相环锁定指示电路为例对本发明实施例做进一步的说明。
[0069] 参考图3和图4，波形调整模块13包括施密特触发器整形单元，当锁相环100处于锁定状态时，UP为低电平，DW也为低电平，同或门XNOR2输出高电平，三极管Q1导通，充电电容14的第一端的电压不断上升，当充电电容14的第一端的电压值上升到施密特触发器整形单元的第一翻转电压时，施密特触发器整形单元的输出低电平，指示锁相环100锁定。
[0070] 当锁相环100失锁时，UP为低电平，DW为高电平；或，UP为高电平，DW为低电平，同或门XNOR2输出低电平，三极管Q1截止，充电电容14放电，充电电容14的第一端的电压不断下降，当充电电容14的第一端的电压值降低到施密特输出器的第二翻转电压时，施密特触发器整形单元的输出高电平，指示锁相环100失锁。
[0071] 对应于上文实施例所述的锁相环锁定指示电路，本发明实施例还提供了一种锁相环100，参考图2，包括鉴频鉴相器及与鉴频鉴相器连接的如本发明实施例中提供的一种锁相环锁定指示电路。
[0072] 对应于上文实施例所述的锁相100，本发明实施例还提供了一种时钟发生器，包括本发明实施例中提供的一种锁相环100。
[0073] 以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行
修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。
