技术领域
[0001] 本公开涉及电
力电子技术领域，尤其涉及一种驱动装置及电子设备。
背景技术
[0002] 栅极
驱动器是电源、电驱等电力电子系统中必须的一类器件，处在
信号处理的弱
电信号和大功率的强电信号之间的
接口，其作用是将较弱的
控制信号转换成较强的驱动信号，从而推动大功率器件完成
能量转换的功能。其中双通道栅极驱动器是最为常用的产品，为了提高双通道栅极驱动器的驱
动能力，相关技术通常将驱动器输出的两路驱动信号合并，以提高驱动能力。
[0003] 然而，相关技术只是简单的将两路驱动信号合并，因为驱动器本身的非理想特性常常导致合并的驱动信号发生错相、
短路，从而烧毁驱动器甚至整个电源系统。
发明内容
[0004] 有鉴于此，根据本公开的一个方面，提出了一种驱动装置，所述驱动装置用于根据接收的第一
输入信号、第二输入信号、第一使能信号及第二使能信号，输出第一
输出信号及第二输出信号，所述装置包括：
[0005] 转换模
块，用于接收第一输入信号、第二输入信号、第一使能信号及第二使能信号，利用所述第一使能信号、所述第二使能信号产生
同步信号，并利用所述第一输入信号、所述第二输入信号分别输出第一逻辑信号、第二逻辑信号；
[0006] 输出模块，电连接于所述转换模块，用于在接收到所述同步信号的情况下，同步输出第一输出信号及第二输出信号，
[0007] 其中，在所述第一使能信号为浮空状态且所述第二使能信号不为浮空状态的情况下，所述第一输出信号及所述第二输出信号都为所述第二逻辑信号；或，在所述第二使能信号为浮空状态且所述第一使能信号不为浮空状态的情况下，所述第一输出信号及所述第二输出信号都为所述第一逻辑信号。
[0008] 在一种可能的实施方式中，所述输出模块还用于在同步输出所述第一输出信号及所述第二输出信号的同时，输出所述同步信号，其中，所述装置还包括：
[0009] 同步放大模块，电连接于所述输出模块，用于在接收到所述同步信号的情况下，同步对所述第一输出信号及所述第二输出信号进行放大处理，以输出第一放大信号及第二放大信号。
[0010] 在一种可能的实施方式中，所述同步放大模块包括第一非
门、第二非门、第三非门、第四非门、第五非门、第一与非门、第二与非门、第一或非门、第二或非门、第一与门、第二与门、第一或门、第二或门、第一晶体管、第二晶体管、第三晶体管、第四晶体管，其中：
[0011] 所述第一与门的第一输入端用于输入所述第一输出信号，所述第一与门的第二输入端电连接于所述第一与非门的输出端，所述第一与门的输出端电连接于所述第二非门的输入端；
[0012] 所述第二非门的输出端电连接于所述第一晶体管的栅极；
[0013] 所述第一晶体管的源极连接于电源
电压，所述第一晶体管的漏极电连接于所述第二晶体管的漏极，所述第二晶体管的源极接地；
[0014] 所述第一与非门的第一输入端用于输入所述同步信号，所述第一与非门的第二输入端电连接于所述第五非门的输出端；
[0015] 所述第一非门的输入端用于输入所述同步信号，所述第一非门的输出端电连接于所述第一或非门的第一输入端；
[0016] 所述第一或非门的第二输入端电连接于所述第四非门的输出端，所述第一或非门的输出端电连接于所述第一或门的第一输入端；
[0017] 所述第一或门的第二输入端用于输入所述第一输出信号，所述第一或门的输出端电连接于所述第三非门的输入端；
[0018] 所述第三非门的输出端电连接于所述第二晶体管的栅极；
[0019] 所述第二与非门的第一输入端用于输入所述同步信号，所述第二与非门的第二输入端电连接于所述第三非门的输出端，所述第二与非门的输出端电连接于所述第二与门的第一输入端；
[0020] 所述第二与门的第二输入端用于输入所述第二输出信号，所述第二与门的输出端电连接于所述第四非门的输入端；
[0021] 所述第四非门的输出端电连接于所述第三晶体管的栅极；
[0022] 所述第三晶体管的源极电连接于所述
电源电压，所述第三晶体管的漏极电连接于所述第四晶体管的漏极，所述第四晶体管的源极接地；
[0023] 所述第二或非门的第一输入端电连接于所述第一非门的输出端，所述或非门的第二输入端电连接于所述第二非门的输出端，所述第二或非门的输出端电连接于所述第二或门的第一输入端；
[0024] 所述第二或门的第二输入端用于输入所述第二输出信号，所述第二或门的输出端电连接于第五非门的输入端，所述第五非门的输出端电连接于所述第四晶体管的栅极，其中，
[0025] 所述第一晶体管的漏极用于输出所述第一放大信号，所述第四晶体管的漏极用于输出所述第二放大信号。
[0026] 在一种可能的实施方式中，利用所述第一使能信号、所述第二使能信号产生同步信号，包括：
[0027] 在所述第一使能信号及所述第二使能信号不同，且所述第一使能信号及所述第二使能信号的其中之一为浮空状态的情况下，产生所述同步信号。
[0028] 在一种可能的实施方式中，所述转换模块还用于根据所述第一使能信号及第二使能信号输出第一转换电平或第二转换电平，其中，
[0029] 在所述第一使能信号或所述第二使能信号为浮空状态的情况下，所述转换模块用于输出与所述第一使能信号或所述第二使能信号对应的第一转换电平；
[0030] 在所述第一使能信号或所述第二使能信号为非浮空状态的情况下，所述转换模块用于输出与所述第一使能信号或所述第二使能信号对应的第二转换电平。
[0031] 在一种可能的实施方式中，所述转换模块还用于根据所述第一使能信号及第二使能信号，输出逻辑高状态或逻辑低状态，其中，
[0032] 在所述第一使能信号或所述第二使能信号为低电平的情况下，所述转换模块用于输出与所述第一使能信号或所述第二使能信号对应的逻辑低状态；
[0033] 在所述第一使能信号或所述第二使能信号为高电平的情况下，所述转换模块用于输出与所述第一使能信号或所述第二使能信号对应的逻辑高状态。
[0034] 在一种可能的实施方式中，所述转换模块包括第一
电阻、第二电阻或第一
电流源、第一
施密特触发器、第二施密特触发器，其中，
[0035] 所述第一电阻的第一端电连接于电源电压，所述第一电阻的第二端电连接于所述第二电阻或第一电流源的第一端、所述第一施密特触发器的输入端及所述第二施密特触发器的输入端，所述第二电阻或第一电流源的第二端接地，所述第一电阻的第二端还连接于所述第一使能信号或第二使能信号，其中，
[0036] 在所述第一电阻的第二端连接到所述第一使能信号的情况下，所述第一施密特触发器的输出端用于输出与所述第一使能信号对应的逻辑低状态或者逻辑高状态，所述第二施密特触发器的输出端用于输出第一中间电平或第二中间电平；或
[0037] 在所述第一电阻的第二端连接到所述第二使能信号的情况下，所述第一施密特触发器的输出端用于输出与所述第二使能信号对应的逻辑低状态或者逻辑高状态，所述第二施密特触发器的输出端用于输出所述第二转换电平或所述第一转换电平。
[0038] 在一种可能的实施方式中，所述转换模块包括第三电阻、第四电阻或第二电流源、
数模转换器，其中：
[0039] 所述第三电阻的第一端电连接于电源电压，所述第三电阻的第二端电连接于所述第四电阻或第二电流源的第一端、所述
数模转换器的输入端，所述第四电阻第二端接地，所述第三电阻的第二端还连接于所述第一使能信号或第二使能信号，其中，
[0040] 在所述第三电阻的第二端连接到所述第一使能信号的情况下，所述数模转换器的第一输出端用于输出与所述第一使能信号对应的逻辑低状态或者逻辑高状态，所述数模转换器的第二输出端用于输出第一中间电平或第二中间电平；或
[0041] 在所述第三电阻的第二端连接到所述第二使能信号的情况下，所述数模转换器的第一输出端用于输出与所述第二使能信号对应的逻辑低状态或者逻辑高状态，所述数模转换器的第二输出端用于输出所述第二中间电平或者所述第一中间电平。
[0042] 在一种可能的实施方式中，所述转换模块还包括第一异或子模块，所述第一异或子模块用于对所述逻辑高状态、所述逻辑低状态的其中之一及所述第一中间电压、所述第二中间电压的其中之一进行异或处理，输出所述第一转换电平或所述第二转换电平。
[0043] 在一种可能的实施方式中，所述转换模块还包括第二异或子模块，所述第二异或子模块用于对所述第一使能信号对应的第一转换电平或第二转换电平，以及所述第二使能信号对应的第一转换电平或第二转换电平进行异或处理，产生所述同步信号。
[0044] 根据本公开的另一方面，提出了一种电源系统，所述电源系统包括所述的驱动装置。
[0045] 根据本公开的另一方面，提出了一种电子设备，所述电子设备包括所述的驱动装置。
[0046] 根据以上装置，本公开可以在第一使能信号或第二使能信号为浮空状态的情况下，同步输出第一输出信号及第二输出信号，可以避免因器件的非理想特性引起第一输出信号、第二输出信号错相，并避免发生短路，从而在对第一输出信号及第二输出信号进行合并输出以提高驱动能力时，可以保护装置。
[0047] 根据下面参考
附图对示例性
实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
[0048] 包含在
说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
[0049] 图1示出了根据本公开一实施方式的驱动装置的
框图。
[0050] 图2示出了根据本公开一实施方式的驱动装置的框图。
[0051] 图3示出了根据本公开一实施方式的同步放大模块30的示意图。
[0052] 图4a-图4d示出了根据本公开实施方式的转换模块的示意图。
具体实施方式
[0053] 以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
[0054] 在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
[0055] 另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和
电路未作详细描述，以便于凸显本公开的主旨。
[0056] 相关技术在将驱动器的两路输出信号合并以提高驱动能力时，忽略了器件非理想性：
[0057] 1，输出两路输出信号的两个通道的延时不同，延时不同会导致两输出不总是完全同相（可能发生错相），这样在很短的输出错相的时间之内，两输出信号是反相的。这种就会造成输出短路震荡，导致负载（例如功率管）的
开关状态不稳定，给整体电力电子系统引入额外的噪声干扰，返回来又进一步加剧震荡，甚至形成正反馈直至烧毁驱动器芯片或者功率管；
[0058] 2，两通道的输入
阈值不同，输入阈值不同会导致输出错相更为严重，错相时间更长，尤其是应用环境中需要在输入信号上加信号滤波或者额外的延时控制的情况下，输出震荡甚至损坏的情况会更常见。
[0059] 当错相发生，由于驱动器的输出级通常都是大电流驱动输出，极短时间之内就可以烧毁芯片甚至整个电源系统。
[0060] 基于以上问题，本公开提出了一种新的驱动装置，以克服以上问题，从而使得两路输出信号同步，以避免出现错相短路现象。
[0061] 请参阅图1，图1示出了根据本公开一实施方式的驱动装置的框图。
[0062] 如图1所示，所述装置包括：
[0063] 转换模块10，用于接收第一输入信号INA、第二输入信号INB、第一使能信号ENA及第二使能信号ENB，利用所述第一使能信号ENA、所述第二使能信号ENB产生同步信号SYNC，并利用所述第一输入信号INA、所述第二输入信号INB分别输出第一逻辑信号LOGICA、第二逻辑信号LOGICB；
[0064] 输出模块20，电连接于所述转换模块10，用于在接收到所述同步信号SYNC的情况下，同步输出第一输出信号OUTA及第二输出信号OUTB，其中，在所述第一使能信号ENA为浮空状态且所述第二使能信号ENB不为浮空状态的情况下，所述第一输出信号OUTA及所述第二输出信号OUTB都为所述第二逻辑信号LOGICB；或，在所述第二使能信号ENB为浮空状态且所述第一使能信号ENA不为浮空状态的情况下，所述第一输出信号OUTA及所述第二输出信号OUTB都为所述第一逻辑信号LOGICA。
[0065] 根据以上装置，本公开可以利用第一使能信号ENA、第二使能信号ENB产生同步信号SYNC，并根据同步信号SYNC同步输出第一输出信号OUTA及第二输出信号OUTB，可以避免因器件的非理想特性引起第一输出信号OUTA、第二输出信号OUTB错相，并避免发生短路，从而在对第一输出信号OUTA及第二输出信号OUTB进行合并输出以提高驱动能力时，可以保护装置。
[0066] 所述浮空状态，也可以称为悬空状态（floating），可以表示输入第一使能信号ENA、第二使能信号ENB的输入端既不接
高电平信号。也不接低电平信号。
[0067] 在一种可能的实施方式中，所述输出模块可以为多路选择器，当然，也可以是其他实现，对此，本公开不做限定。
[0068] 在一种可能的实施方式中，第一逻辑信号LOGICA、第二逻辑信号LOGICB都可以为1bit信号（高电平用1表示，低电平用0表示），转换模块10可以将第一输入信号INA、第二输入信号INB转换为第一逻辑信号LOGICA、第二逻辑信号LOGICB，例如，将第一输入信号INA转换为第一逻辑信号LOGICA，将第二输入信号INB转换为第二逻辑信号LOGICB，应该明白的是，其转换方式可以包括多种，对此，本公开不做限定。
[0069] 本公开所述的“产生同步信号”可以理解为产生有效的同步信号，在各种可能的实施方式中，同步信号的具体形式可以是多种多样的，例如，可以是高电平有效，也可以是低电平有效，对此，本公开不做限定。
[0070] 请参阅图2，图2示出了根据本公开一实施方式的驱动装置的框图。
[0071] 在一种可能的实施方式中，如图2所示，所述输出模块还用于在同步输出所述第一输出信号OUTA及所述第二输出信号OUTB的同时，输出同步信号SYNC，其中，所述装置还可以包括：
[0072] 同步放大模块30，电连接于所述输出模块20，用于在接收到所述同步信号SYNC的情况下，同步对所述第一输出信号OUTA及所述第二输出信号OUTB进行放大处理，以输出第一放大信号AMPA及第二放大信号AMPB。
[0073] 请一并参阅图3，图3示出了根据本公开一实施方式的同步放大模块30的示意图。
[0074] 在一种可能的实施方式中，如图3所示，所述同步放大模块30可以包括第一非门NOT1、第二非门NOT2、第三非门NOT3、第四非门NOT4、第五非门NOT5、第一与非门NAND1、第二与非门NAND2、第一或非门NOR1、第第二或非门NOR2、第一与门AND1、第二与门AND2、第一或门OR1、第二或门OR2、第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4，其中：
[0075] 所述第一与门AND1的第一输入端用于输入所述第一输出信号OUTA，所述第一与门AND1的第二输入端电连接于所述第一与非门NAND1的输出端，所述第一与门AND1的输出端电连接于所述第二非门NOT2的输入端；
[0076] 所述第二非门NOT2的输出端电连接于所述第一晶体管Q1的栅极；
[0077] 所述第一晶体管Q1的源极连接于电源电压，所述第一晶体管Q1的漏极电连接于所述第二晶体管Q2的漏极，所述第二晶体管Q2的源极接地；
[0078] 所述第一与非门NAND1的第一输入端用于输入所述同步信号SYNC，所述第一与非门NAND1的第二输入端电连接于所述第五非门NOT5的输出端；
[0079] 所述第一非门NOT1的输入端用于输入所述同步信号SYNC，所述第一非门NOT1的输出端电连接于所述第一或非门NOR1的第一输入端；
[0080] 所述第一或非门NOR1的第二输入端电连接于所述第四非门NOT4的输出端，所述第一或非门NOR1的输出端电连接于所述第一或门OR1的第一输入端；
[0081] 所述第一或门OR1的第二输入端用于输入所述第一输出信号OUTA，所述第一或门OR1的输出端电连接于所述第三非门NOT3的输入端；
[0082] 所述第三非门NOT3的输出端电连接于所述第二晶体管Q2的栅极；
[0083] 所述第二与非门NAND2的第一输入端用于输入所述同步信号SYNC，所述第二与非门NAND2的第二输入端电连接于所述第三非门NOT3的输出端，所述第二与非门NAND2的输出端电连接于所述第二与门AND2的第一输入端；
[0084] 所述第二与门AND2的第二输入端用于输入所述第二输出信号OUTB，所述第二与门AND2的输出端电连接于所述第四非门NOT4的输入端；
[0085] 所述第四非门NOT4的输出端电连接于所述第三晶体管Q3的栅极；
[0086] 所述第三晶体管Q3的源极电连接于所述电源电压，所述第三晶体管Q3的漏极电连接于所述第四晶体管Q4的漏极，所述第四晶体管Q4的源极接地；
[0087] 所述第第二或非门NOR2的第一输入端电连接于所述第一非门NOT1的输出端，所述或非门的第二输入端电连接于所述第二非门NOT2的输出端，所述第第二或非门NOR2的输出端电连接于所述第二或门OR2的第一输入端；
[0088] 所述第二或门OR2的第二输入端用于输入所述第二输出信号OUTB，所述第二或门OR2的输出端电连接于第五非门NOT5的输入端，所述第五非门NOT5的输出端电连接于所述第四晶体管Q4的栅极，其中，
[0089] 所述第一晶体管Q1的漏极用于输出所述第一放大信号AMPA，所述第四晶体管Q4的漏极用于输出所述第二放大信号AMPB。
[0090] 在一种可能的实施方式中，第一晶体管Q1、第三晶体管Q3可以为PMOS管，第二晶体管Q2、第四晶体管Q4可以为NMOS晶体管。当然，在其他的实施方式中，第一晶体管Q1、第二晶体管Q3也可以为NMOS晶体管。对于第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的具体类型，本公开不做限定。
[0091] 通过同步信号SYNC对同步放大模块进行同步控制，可以保证在输出第一放大信号AMPA时、第二放大信号AMPB时，第一晶体管Q1、第三晶体管Q3同时为上拉状态，或者第二晶体管Q2、第四晶体管Q4同时为下拉状态，而避免出现在输出第一放大信号AMPA时第二晶体管Q2下拉、而输出第二放大信号AMPB时第三晶体管Q3上拉的情况（或输出第一放大信号AMPA时第一晶体管Q1上拉、而输出第二放大信号AMPB时第四晶体管Q4下拉的情况），从而避免第一放大信号AMPA、第二放大信号AMPB出现错相短路。
[0092] 在一种可能的实施方式中，所述利用所述第一使能信号ENA、所述第二使能信号ENB产生同步信号，可以包括：
[0093] 在所述第一使能信号ENA及所述第二使能信号ENB不同，且所述第一使能信号ENA及所述第二使能信号ENB的其中之一为浮空状态的情况下，产生所述同步信号。
[0094] 本公开在所述第一使能信号ENA及所述第二使能信号ENB不同，且所述第一使能信号ENA及所述第二使能信号ENB的其中之一为浮空状态的情况下，产生所述同步信号，可以使得所述装置可以与当前协议、设备兼容，例如，在第一使能信号ENA、第二使能信号ENB都为浮空状态时，可以根据相关技术将第一使能信号ENA、第二使能信号ENB都转换为逻辑高状态，从而输出对应的第一输出信号OUTA及第二输出信号OUTB。
[0095] 在一种可能的实施方式中，所述同步信号SYNC可以为1bit，可以用1表示同步模式，0表示非同步模式。应该说明的是，本公开各个实施例所述的产生同步信号，根据同步信号同步输出第一输出信号OUTA、第二输出信号OUTB是指同步信号SYNC为“1”的情况，也即，处于同步模式。
[0096] 在一种可能的实施方式中，所述转换模块还可以用于根据所述第一使能信号ENA及第二使能信号ENB输出第一转换电平或第二转换电平，其中：
[0097] 在所述第一使能信号ENA或所述第二使能信号ENB为浮空状态的情况下，所述转换模块用于输出与所述第一使能信号ENA或所述第二使能信号ENB对应的第一转换电平；
[0098] 在所述第一使能信号ENA或所述第二使能信号ENB为非浮空状态的情况下，所述转换模块用于输出与所述第一使能信号ENA或所述第二使能信号ENB对应的第二转换电平。
[0099] 在一种可能的实施方式中，第一转换电平可以为逻辑高、第二转换电平可以为逻辑低。也即，可以在第一使能信号ENA或第二使能信号ENB为浮空状态时，将第一使能信号ENA、第二使能信号ENB转换为逻辑高，在第一使能信号ENA或第二使能信号ENB为非浮空状态时，将第一使能信号ENA或第二使能信号ENB转换为逻辑低。
[0100] 在一种可能的实施方式中，所述转换模块还用于根据所述第一使能信号ENA及第二使能信号ENB，输出逻辑高状态或逻辑低状态，其中：
[0101] 在所述第一使能信号ENA或所述第二使能信号ENB为低电平的情况下，所述转换模块用于输出与所述第一使能信号ENA或所述第二使能信号ENB对应的逻辑低状态；或[0102] 在所述第一使能信号ENA或所述第二使能信号ENB为高电平的情况下，所述转换模块用于输出与所述第一使能信号ENA或所述第二使能信号ENB对应的逻辑高状态。
[0103] 在一种可能的实施方式中，所述逻辑高状态例如为“1”，所述逻辑低状态例如可为“0”。
[0104] 在一种可能的实施方式中，将第一使能信号ENA、第二使能信号ENB转换为逻辑高状态或逻辑低状态时，选择的参考电压可以根据实际情况设定，对此本公开不做限定。在一个示例中，可以当第一使能信号ENA、第二使能信号ENB大于2V（参考电压）时，将第一使能信号ENA、第二使能信号ENB确定为逻辑高状态；可以当第一使能信号ENA、第二使能信号ENB小于0.8V（参考电压）时，将第一使能信号ENA、第二使能信号ENB确定为逻辑低状态。
[0105] 在一种可能的实施方式中，通过以上设置，本公开可以在保证驱动装置作为栅极驱动器完成相关技术的功能的同时，实现输出模块输出第一输出信号OUTA、第二输出信号OUTB的同步，以避免两个输出信号出现错相短路。
[0106] 应该说明的是，转换模块10可以通过多种可能的实施方式来实现，下面举例列示出几种可能的实现方式，应该明白，以下举例不应视为对本公开的限制。请参阅图4a-图4d，图4a-图4d示出了根据本公开实施方式的转换模块的示意图。
[0107] 图4a-图4d中，ENx包括第一使能信号ENA，第二使能信号ENB。逻辑信号Sx包括逻辑低状态Sd、逻辑高状态Sg。中间电平Sf包括第一中间电平，第二中间电平。
[0108] 在一种可能的实施方式中，如图4a所示，所述转换模块10可以包括第一电阻R1、第二电阻R2、第一施密特触发器ST1、第二施密特触发器ST2，其中：
[0109] 所述第一电阻R1的第一端电连接于电源电压VCC，所述第一电阻R1的第二端电连接于所述第二电阻R2的第一端、所述第一施密特触发器ST1的输入端及所述第二施密特触发器ST2的输入端，所述第二电阻R2的第二端接地，所述第一电阻R1的第二端还连接于所述第一使能信号ENA或第二使能信号ENB，其中，
[0110] 在所述第一电阻R1的第二端连接到所述第一使能信号ENA的情况下，所述第一施密特触发器ST1的输出端用于输出与所述第一使能信号ENA对应的逻辑低状态Sd，或者逻辑高状态Sg，或者所述第二施密特触发器ST2的输出端用于输出所述第一中间电平或所述第二中间电平；或
[0111] 在所述第一电阻R1的第二端连接到所述第二使能信号ENB的情况下，所述第一施密特触发器ST1的输出端用于输出与所述第二使能信号ENB对应的逻辑低状态Sd，或者逻辑高状态Sg，或者所述第二施密特触发器ST2的输出端用于输出所述第一中间电平或所述第二中间电平。
[0112] 在一种可能的实施方式中，如图4b所示，可以在第二电阻R2与地之间增加第五电阻R5，并将第二施密特触发器ST2的输入连接到第二电阻R2与第五电阻R5之间，而将第一施密特触发器ST1的输入连接到第一电阻R1和第二电阻R2之间。
[0113] 当然，除了如图4b所示的在第二电阻R2与地之间增加第五电阻R5以外，还可以增加一个电阻网络，或包含其他器件的网络，对此，本公开不做限定。
[0114] 在一种可能的实施方式中，如图4c所示，可以将图4a中的第二电阻R2替换为第一电流源A。
[0115] 在一种可能的实施方式中，也可以将图4b所示的第五电阻R5替换为第一电流源A（未示出）。
[0116] 在一种可能的实施方式中，如图4d所示，所述转换模块可以包括第三电阻R3、第四电阻R4或第二电流源（未示出）、数模转换器ADC，其中：
[0117] 所述第三电阻R3的第一端电连接于电源电压VCC，所述第三电阻R3的第二端电连接于所述第四电阻R4或第二电流源的第一端、所述数模转换器ADC的输入端，所述第四电阻R4第二端接地，所述第三电阻R3的第二端还连接于所述第一使能信号ENA或第二使能信号ENB，其中，
[0118] 在所述第三电阻R3的第二端连接到所述第一使能信号ENA的情况下，所述数模转换器的第一输出端用于输出与所述第一使能信号ENA对应的逻辑低状态Sd，或者逻辑高状态Sg，或者所述数模转换器的第二输出端用于输出所述第一中间电平或第二中间电平；或[0119] 在所述第三电阻R3的第二端连接到所述第二使能信号ENB的情况下，所述数模转换器的第一输出端用于输出与所述第二使能信号ENB对应的逻辑低状态Sd，或者逻辑高状态Sg，或者所述数模转换器的第二输出端用于输出所述第一中间电平或第二中间电平。
[0120] 在一种可能的实施方式中，可以将图4d中的第四电阻R4替换为电流源（未示出）。
[0121] 在一种可能的实施方式中，转换模块10根据所述第一使能信号ENA及第二使能信号ENB输出第一转换电平或第二转换电平可以有多种实现方式。
[0122] 在一种可能的实施方式中，所述转换模块还包括第一异或子模块（未示出），所述第一异或子模块用于对所述逻辑高状态、所述逻辑低状态的其中之一及所述第一中间电压、所述第二中间电压的其中之一进行异或处理，输出所述第一转换电平或所述第二转换电平。
[0123] 以图4a为例，假设第一电阻R1与第二电阻R2的阻值相同，电源电压VCC为5V，第一施密特触发器ST1的阈值电压为1V，第二施密特触发器ST2的阈值电压为3V。
[0124] 当输入的第一使能信号ENA为高电平（例如5V）时，逻辑信号Sx为逻辑高状态Sg（1），中间电平Sf为第一中间电平（1），第一异或子模块对逻辑高状态Sg及第一中间电平进行异或处理，得到异或处理结果为0（第二转换电平）；
[0125] 当输入的第一使能信号ENA为低电平（例如0.8V）时，逻辑信号Sx为逻辑低状态Sd（0），中间电平Sf为第二中间电平（0），第一异或子模块对逻辑低状态Sd及第二中间电平进行异或处理，得到异或处理结果为0（第二转换电平）；
[0126] 当输入的第一使能信号ENA为浮空状态时，逻辑信号Sx为逻辑高状态Sg（1），中间电平Sf为第二中间电平（0），第一异或子模块对逻辑高状态Sg及第二中间电平进行异或处理，得到异或处理结果为1（第一转换电平）。
[0127] 可见，在第一使能信号ENA为浮空状态时，可以得到第一转换电平（1），而在其他情况下，可以得到第二转换电平（0）。
[0128] 当然，以上描述是示例性的，对于第二使能信号ENB，其描述类似。本领域技术人员也可以通过其他方式在第一使能信号ENA或第二使能信号ENB为浮空状态时得到第一转换电平及第二转换电平，对此，本公开不做限制。
[0129] 在一种可能的实施方式中，所述转换模块还可以包括第二异或子模块（未示出），所述第二异或子模块用于对所述第一使能信号ENA对应的第一转换电平或第二转换电平，以及所述第二使能信号ENB对应的第一转换电平或第二转换电平进行异或处理，产生所述同步信号。
[0130] 在一种可能的实施方式中，所述第一异或子模块及第二异或子模块可以包括异或门。
[0131] 所述第二异或子模块可以实现在所述第一使能信号ENA及所述第二使能信号ENB不同，且所述第一使能信号ENA及所述第二使能信号ENB的其中之一为浮空状态的情况下，产生所述同步信号。
[0132] 例如，当第一使能信号ENA为浮空状态，第二使能信号ENB为非浮空状态的情况下，第一使能信号ENA对应第一转换电平（1），第二使能信号ENB对应第二转换电平（0），对第一转换电平、第二转换电平进行异或处理，可得异或结果为1，此时，可以设置产生同步信号；
[0133] 当第一使能信号ENA为浮空状态，第二使能信号ENB为浮空状态的情况下，第一使能信号ENA对应第一转换电平（1），第二使能信号ENB对应第二转换电平（1），对第一转换电平、第二转换电平进行异或处理，可得异或结果为0，此时，可以设置不产生同步信号。
[0134] 其他情况类似，在此不再赘述。
[0135] 当然，以上举例是示例性的，不应视为是对本公开的限制。
[0136] 根据以上装置，本公开可以在第一使能信号ENA或第二使能信号ENB为浮空状态的情况下，同步输出第一输出信号OUTA及第二输出信号OUTB，可以避免因器件的非理想特性引起第一输出信号OUTA、第二输出信号OUTB错相，并避免发生短路，从而在对第一输出信号OUTA及第二输出信号OUTB进行合并输出以提高驱动能力时，可以保护装置。
[0137] 以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多
修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
