技术领域
[0001] 本
发明涉及一种可编程的时钟相移电路，具体涉及一种可通过三位逻辑
信号，快速编程实现相移从0°到315°，步长为45°的时钟相移电路，属于集成电路技术领域。
背景技术
[0002] 在
半导体集成电路应用领域，特别是模数混合信号芯片电路中，数字输出通常在输出时钟CLKOUT的下降沿或上升沿同时跳变，因此可以用下降沿或者上升沿来
锁定输出数据。例如，在流
水线
模数转换器中，在输出锁定数据时，为获得足够的上升下降时间，需要相对数据输出位对CLKOUT信号进行相移，以满足后级FPGA电路的
采样需求，这称为最佳调整时序的
位置。在芯片实现时，通常用一个基准
时钟信号，经过复杂的分频延时处理，最终得到多相输出时钟，然后再利用多级的输出驱动电路和复杂的逻辑选择电路，经过多条专用布线，最终将多相时钟输出给后级电路。
[0003] 传输多相时钟时，为了分别传递不同
相位的输出时钟，需要设计不同的相移电容阵列和多个传输专用线路，这大大增加了芯片版图面积。同时，如果传输线路距离较长，或者各个相移之间的传输路径差距较大，以及其他信号之间对输出时钟传输干扰等，会导致各个相位的时钟相移之间存在较大的时滞。当时输出时钟
频率较高时，甚至会导致各个相移的时钟占空比发生畸变，从而无法保证输出时钟正常的锁定数据，导致信号采集出现失码或者误码。
[0004] 对于工作频率较高的模数转换器而言，对输出时钟和后级电路的匹配性要求较为严格，因此必须要提供一个相位可调的时钟相移电路，以匹配后级电路利用下降沿或上升沿准确、快速锁定数据的要求，克服各类非理想特性对时钟信号的干扰导致的
数据采集的错误。
发明内容
[0005] 本发明技术解决问题：克服了现有时钟相移电路技术中存在的不足，提供了一种可编程的时钟相移电路，利用三位数字逻辑
控制信号编码，实现多个时钟相移的调整，以满足后级最佳时序调整的位置。
[0006] 本发明解决的技术方案为：一种可编程的时钟相移电路，该电路包括：控制转换模
块CTRL_TR、
电流编码模块ICODE、相位调整电路和锁存放大输出模块LA，其中：
[0007] 输入控制转换模块CTRL_TR，接收外部输入的第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2，进行编码得到
电压控制信号P1、P2、P3发送至电流编码模块ICODE；
[0008] 电流编码模块ICODE，接收电流输入端NIB输入的电流信号I0，将其分流至并联连接的三个电流源，根据电压控制信号P1，P2、P3分别控制内部三个电流源的开启和关断，产生基准电流I1、I2、I3；
[0009] 相位调整电路，包括第二
反相器INV2、第一伪反相器INVW1、第一
施密特触发器SMIT1、第二伪反相器INVW2、第二施密特触发器SMIT2和第三反相器INV3、MOS管MN61和MN62；MOS管MN61和MN62源极和漏极短接构成积分电容；将外部输入的时钟信号分成两路，一路依次连接第二反相器INV2、第一伪反相器INVW1和第一施密特触发器SMIT1和锁存放大输出模块LA的P端；第一伪反相器INVW1输出端同时连接MOS管MN61的栅极；时钟信号的另一路依次连接第二伪反相器INVW2、第二施密特触发器SMIT2、第三反相器INV3和锁存放大输出模块LA的N端，第二伪反相器INVW2的输出端同时连接MOS管MN62的栅极；
[0010] 所述第一伪反相器INVW1产生与电流编码模块ICODE中的基准电流I1形成比例关系的镜像电流I4；所述第二伪反相器INVW2产生与电流编码模块ICODE中的电流的
基础电流I1形成比例关系的镜像电流I5；镜像电流I4和I5控制流入MOS管MN61和MOS管MN62的电流，从而控制积分电容充放电时间，再通过第一施密特触发器SMIT1和第二施密特触发器SMIT2的正反馈作用，
加速对上升或下降沿的调整，最终实现第一伪反相器INVW1和第二伪反相器INVW2对输入时钟信号相位的调整；
[0011] 锁存放大输出模块LA，将相位调整处理之后的两路时钟信号进行合成放大后输出，得到输出时钟相移信号Z。
[0012] 所述第一伪反相器INVW1包括MOS管MP31、MN31和MN32，其中，MP31的源极连接电源VDD，MP31、MN31构成反相器电路，其栅极共同连接至第二反相器INV2的输出，其漏极共同连接至MOS管MN61的栅极和第一施密特触发器SMIT1的输入，MN31的源极连接MN32的漏极，MN32的源极接地，MN32的栅极与电流编码模块ICODE相连；
[0013] 第二伪反相器INVW2包括MOS管MP41、MN41和MN42，其中，MP41的源极连接电源VDD，MP41、MN41构成反相器电路，其栅极共同连接至输入时钟，其漏极共同连接至MOS管MN62的栅极和第二施密特触发器SMIT2的输入，MN41的源极连接MN42的漏极，MN42的源极接地，MN42的栅极与电流编码模块ICODE相连。
[0014] 所述输入控制转换模块CTRL_TR包括二输入或
门OR2、二输入与门AND2和第二
缓冲器BUF2，第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2分别连接二输入或门OR2的输入端，二输入或门OR2的输出端
输出电压控制信号P1；同时，第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2分别连接二输入与门AND2的输入端，二输入与门AND2的输出端输出电压控制信号P2；第一相移逻辑控制信号CTRL1连接第二缓冲器BUF2的输入端，第二缓冲器BUF2输出电压控制信号P3。
[0015] 所述电流编码模块ICODE包括MOS管MN11、MN12、MN13、MN14、MN15和MN16；电流输入端NIB同时接MOS管MN11、MN13和MN15的漏极，MOS管MN11的栅极接电压控制信号P1，MN11的源级接MOS管MN12的漏极和栅极，以及MOS管MN14、MN16的栅极，MOS管MN12的源极接地GS，MOS管MN13的栅极接电压控制信号P2，源极接MOS管MN14的漏极，MOS管MN14的源级接地GS；MOS管MN15的栅极接电压控制信号P3，源极接MOS管MN16的漏极，MOS管MN16的源极接地GS；
MOS管MN12、MN14、MN16的栅极作为电流编码模块ICODE的输出连接至第一伪反相器INVW1中MOS管MN32的栅极和第二伪反相器INVW2中MOS管MN42的栅极。
[0016] 所述MOS管MN12、MOS管MN14、MOS管MN16、MOS管MN32、MOS管MN42的宽长比之比为1：1：1：4：4。
[0017] 所述锁存放大输出模块LA包括PMOS管MP91、MP92、MP93和NMOS管MN91、MN92、MN93；MP91的栅极连接第一施密特触发器SMIT1的输出，MP91的源极接
电源电压VDD，MP91的漏极接MOS管MN92和MOS管MP93的栅极，以及MOS管MP92、MN91的漏极；MOS管MP92和MOS管MP93的源极接电源电压VDD；MN93的栅极连接第三反相器INV3的输出，MOS管MN93的源极接地GS，MN93的漏极连接MN92的栅极、MP92的漏极、MP93的栅极、MN91的漏极，MOS管MN91和MOS管MN92的源极接地GS；MOS管MP92和MOS管MN91的栅极共同接MOS管MP93和MOS管MN92的漏极，作为锁存放大输出模块LA的输出时钟相移信号Z。
[0018] 作为进一步方案，上述时钟相移电路还包括复位
开关电路RESET，所述复位开关电路RESET包括MOS管MP51和MP52，MOS管MP51和MP52的源极连接电源VDD，MOS管MP51和MP52的栅极共同连接电压控制信号P1，MOS管MP51的漏极连接第一伪反相器INVW1的输出，MOS管MP52的漏极连接第二伪反相器INVW2的输出。
[0019] 作为进一步方案，上述时钟相移电路还包括反相器INV1，二输入异或门XOR，二选一非多路选择器MX21，输出缓冲器BUF1，第三相移逻辑控制信号CTRL3；二输入或门OR2的输出端电压控制信号P1，接二选一非多路选择器MX21的选择控制端S，输入时钟信号CLK接二选一非多路选择器MX21的低选择端S0，锁存放大输出模块LA的输出时钟相移信号Z，接二选一非多路选择器MX21的高选择端S1，二选一非多路选择器MX21的输出端Z3接二输入异或门XOR的第二输入端X2，第三相移逻辑控制信号CTRL3接反相器INV的输入端，反相器INV的输出端接二输入异或门XOR的第一输入端X1，二输入异或门XOR的输出端Z4接输出缓冲器BUF1的输入端，输出缓冲器BUF1的输出端接输出时钟信号CLKOUT。
[0020] 本发明与
现有技术相比的有益效果在于：
[0021] (1)、本发明所提出的一种可编程的时钟相移电路，仅需要三位逻辑控制信号，即可实现时钟从0°到180°，步长为45°的相移，共4个相移的调整；
[0022] (2)、本发明区别于传统的时钟相移电路，需要复杂的偏置电压产生电路才能产生不同的电容充电电流；需要较多的电容阵列才能完成不同相移的调整；本发明所提出的可编程的时钟相移电路，可根据输出时钟相移的要求，仅需要对两个相移逻辑控制信号简单编程，即可利用六个MOS管为充电电容提供不同大小的充电电流，大大减小了芯片面积的开销和电路设计难度，节省了电路功耗；
[0023] (3)、本发明所提出的一种可编程的时钟相移电路，利用MOS管之间精确的宽长比例关系，可保证电流编码模块镜像电流的精准传输，从而保证积分电容上充电电流的精准传递，进而保证时钟相移的精确调相；
[0024] (4)、本发明所提出的一种可编程的时钟相移电路，利用施密特触发器和锁存放大输出模块的正反馈作用，使得
输出信号具有更陡峭的上升沿和下降沿；
[0025] (5)、本发明所提出的一种可编程的时钟相移电路，其复位开关电路可在时钟相移电路不工作时，关闭电流编码模块电流，从而降低电路的整体动态功耗；
[0026] (6)、本发明所提出的一种可编程的时钟相移电路，仅需要增加四个简单的标准数字逻辑单元和一个相移逻辑控制信号，即可使得时钟从0°到180°，步长为45°的相移调整范围，扩展到从0°到360°，步长为45°，共8个相移的调整范围，最快速的满足后级电路的最佳调整时序位置要求。
附图说明
[0027] 图1为本发明的一种可编程的时钟相移电路；
[0028] 图2为本发明时相位调整电路中电容充电电压
波形；
[0029] 图3为本发明时钟相移电路0°至315°相移波形；
具体实施方式
[0030] 下面结合附图和具体
实施例对本发明进行解释说明。
[0031] 如图1所示，一种可编程的时钟相移电路，其特征在于包括：控制转换模块CTRL_TR、电流编码模块ICODE、相位调整电路和锁存放大输出模块LA，其中：
[0032] 输入控制转换模块CTRL_TR，接收外部输入的第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2，进行编码得到电压控制信号P1、P2、P3发送至电流编码模块ICODE；
[0033] 电流编码模块ICODE，接收电流输入端NIB输入的电流信号I0，电压控制信号P1，P2、P3分别连接在电流输入端NIB的三个电流源处，根据编码的不同控制电流源的开启和关断，产生基准电流I1、I2、I3；
[0034] 相位调整电路，包括第二反相器INV2、第一伪反相器INVW1、第一施密特触发器SMIT1、第二伪反相器INVW2、第二施密特触发器SMIT2和第三反相器INV3、MOS管MN61和MN62；MOS管MN61和MN62源极和漏极短接构成积分电容；将外部输入的时钟信号分成两路，一路依次连接第二反相器INV2、第一伪反相器INVW1和第一施密特触发器SMIT1和锁存放大输出模块LA的P端；第一伪反相器INVW1输出端同时连接MOS管MN61的栅极；时钟信号的另一路依次连接第二伪反相器INVW2、第二施密特触发器SMIT2、第三反相器INV3和锁存放大输出模块LA的N端，第二伪反相器INVW2的输出端同时连接MOS管MN62的栅极；
[0035] 所述第一伪反相器INVW1产生与电流编码模块ICODE中的基准电流I1形成比例关系的镜像电流I4；所述第二伪反相器INVW2产生与电流编码模块ICODE中的电流的基础电流I1形成比例关系的镜像电流I5；镜像电流I4和I5控制流入MOS管MN61和MOS管MN62的电流，从而控制积分电容充放电时间，再通过第一施密特触发器SMIT1和第二施密特触发器SMIT2的正反馈作用，加速对上升或下降沿的调整，最终实现第一伪反相器INVW1和第二伪反相器INVW2对输入时钟信号相位的调整；
[0036] 锁存放大输出模块LA，将相位调整处理之后的两路时钟信号进行合成放大后输出，得到输出时钟相移信号Z。
[0037] 第一伪反相器INVW1包括MOS管MP31、MN31和MN32，其中，MP31的源极连接电源VDD，MP31、MN31构成反相器电路，其栅极共同连接至第二反相器INV2的输出，其漏极共同连接至MOS管MN61的栅极和第一施密特触发器SMIT1的输入，MN31的源极连接MN32的漏极，MN32的源极接地，MN32的栅极与电流编码模块ICODE相连；
[0038] 第二伪反相器INVW2包括MOS管MP41、MN41和MN42，其中，MP41的源极连接电源VDD，MP41、MN41构成反相器电路，其栅极共同连接至输入时钟，其漏极共同连接至MOS管MN62的栅极和第二施密特触发器SMIT2的输入，MN41的源极连接MN42的漏极，MN42的源极接地，MN42的栅极与电流编码模块ICODE相连。
[0039] 所述输入控制转换模块CTRL_TR包括二输入或门OR2、二输入与门AND2和第二缓冲器BUF2，第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2分别连接二输入或门OR2的输入端，二输入或门OR2的输出端输出电压控制信号P1；同时，第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2分别连接二输入与门AND2的输入端，二输入与门AND2的输出端输出电压控制信号P2；第一相移逻辑控制信号CTRL1连接第二缓冲器BUF2的输入端，第二缓冲器BUF2输出电压控制信号P3。
[0040] 所述电流编码模块ICODE包括MOS管MN11、MN12、MN13、MN14、MN15和MN16；电流输入端NIB同时接MOS管MN11、MN13和MN15的漏极，MOS管MN11的栅极接电压控制信号P1，MN11的源级接MOS管MN12的漏极和栅极，以及MOS管MN14、MN16的栅极，MOS管MN12的源极接地GS，MOS管MN13的栅极接电压控制信号P2，源极接MOS管MN14的漏极，MOS管MN14的源级接地GS；MOS管MN15的栅极接电压控制信号P3，源极接MOS管MN16的漏极，MOS管MN16的源极接地GS；
MOS管MN12、MN14、MN16的栅极作为电流编码模块ICODE的输出连接至第一伪反相器INVW1中MOS管MN32的栅极和第二伪反相器INVW2中MOS管MN42的栅极。
[0041] 时钟相移模块利用第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码调节ICODE模块的电流，使得流过MOS管MN11和MOS管MN12的电流为接收电流输入端NIB流过电流I0的全部、一半或1/3，通过对电流编码，最终实现对相移的调整。
[0042] 所述MOS管MN12、MOS管MN14、MOS管MN16、MOS管MN32、MOS管MN42的宽长比之比为1：1：1：4：4。
[0043] 设时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑01时，MOS管MN62栅极连接
节点(305)电压上升至第二斯密特触发器SMIT2的翻转电压(VTH)的时间为t1，此时，接收电流输入端NIB流过电流I0的全部流入MOS管MN11和MN12，则支路电流I5为4*I0；
[0044] 设时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑10时，MOS管MN62栅极连接节点(305)电压上升至第二斯密特触发器SMIT2的翻转电压(VTH)的时间为t2，此时，MOS管MN42的支路电流I5为4*I0/2；
[0045] 设时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑11时，MOS管MN62栅极连接节点(305)电压下降至第二斯密特触发器SMIT2的翻转电压(VTH)的时间为t3，此时，MOS管MN42的支路电流I5为4*I0/3；
[0046] 设MOS管MN62栅源电容为C0，则第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑01，10，11时，对应t1、t2、t3之间的关系，如图3所示：
[0047]
[0048]
[0049]
[0050] 则t3＝3*t1，t2＝2*t1，
[0051] t1、t2、t3将输入时钟信号CLK的半个周期T/2等分为了4份，即t1＝T/2/4，半周期的相移度数为180°，因此第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码对应的每个时间步长的相移度数为180°/4＝45°，即可实现0°、45°、90°或135°相移的调整。
[0052] 由上可知 即在半时钟周期内，电容C0上的积分电压至少要达到VTH，此时才能利用施密特触发器对相移进行调控。满足积分条件的电流为I0，若I0较小，无法在半周期内使得电容C0上的积分电压达到VTH，则会导致施密特触发器不发生翻转，从而无法进行上升沿或下降沿的调整，即无法准确地调整时钟的相移；若I0较大，使得半周期内电容C0上的积分电压在几乎刚充电的一瞬间达到VTH，也即是编码不同，但几乎在同一时间点，电容C0上的积分电压均可使得施密特触发器翻转，此时每次编码调节的上升沿和下降沿几乎均相等，则无法精准的完成时钟相移地调整。因此，积分电流I0可由时钟周期、MOS电容值，以及施密特触发器的
阈值共同决定。
[0053] 所述第一施密特触发器SMIT1与第二施密特触发器SMIT2电路结构完全相同，其中，第一施密特触发器SMIT1包括MOS管MP71、MOS管MP73、MOS管MP72、MOS管MN71、MOS管MP74、MOS管MN73、MOS管MN72和MOS管MN74；MOS管MP71的源极接电源电压VDD，栅极接地GS，漏极与MOS管MP73的漏极共同接MOS管MP72的源极，MOS管MP72和MOS管MN71的漏极共同接MOS管MP74和MOS管MN73的栅极，MOS管MN71的源极接MOS管MN72和MOS管MN74的漏极，MOS管MN72的栅极接电源电压VDD，源极接地GS，MOS管MN74、MOS管MP73和MOS管MP91的栅极共同接MOS管MP74和MOS管MN73的漏极，MOS管MP73的源极接电源电压VDD；MOS管MP74的源极接电源电压VDD，MOS管MN73的源极接地。
[0054] 所述锁存放大输出模块LA包括PMOS管MP91、MP92、MP93和NMOS管MN91、MN92、MN93；MP91的栅极连接第一施密特触发器SMIT1的输出(节点306)，MP91的源极接电源电压VDD，MP91的漏极接MOS管MN92和MOS管MP93的栅极，以及MOS管MP92、MN91和MOS管MP91的漏极；
MOS管MP92和MOS管MP93的源极接电源电压VDD；MN93的栅极连接第三反相器INV3的输出(节点309)，MOS管MN93的源极接地GS，MN93的漏极连接MN92的栅极、MP92的漏极、MP93的栅极、MN91的漏极，MOS管MN91和MOS管MN92的源极接地GS；MOS管MP92和MOS管MN91的栅极共同接MOS管MP93和MOS管MN92的漏极，作为锁存放大输出模块LA的输出Z。
[0055] 节点306和节点309的输出为脉宽不同但相位相同的信号，当节点306和节点309降低至零电平时，MOS管MP91导通，节点307拉高，MOS管MN92导通，输出Z拉低，使得MOS管MP92迅速导通，节点307再次被拉高锁存，MOS管MN93和MN91关断，该过程利用正反馈的锁存作用，快速地整形输出信号Z的下降沿，使其更为陡峭。反之，当节点306和节点309均升高至电源电压时，MOS管MP93导通，节点307拉低，MOS管MN93导通，输出Z拉高，使得MOS管MP91迅速导通，节点307被再次拉低锁存，MOS管MN92和MN92关断，该过程利用正反馈的锁存作用，快速地整形输出信号Z的上升沿，使其更为陡峭。最终输出上升和下降沿均陡峭的、经过相移后的时钟信号Z。
[0056] 进一步地，可编程的时钟相移电路还可以包括复位开关电路RESET，所述复位开关电路RESET包括MOS管MP51和MP52，MOS管MP51和MP52的源极连接电源VDD，MOS管MP51和MP52的栅极共同连接电压控制信号P1，MOS管MP51的漏极连接第一伪反相器INVW1的输出，MOS管MP52的漏极连接第二伪反相器INVW2的输出。；
[0057] 当P1为1时，MOS管MP51和MOS管MP52断开，对节点(304)和节点(305)无影响，电路正常工作；
[0058] 当P1为0时，电流编码模块ICODE无镜像电流，同时MOS管MP51和MOS管MP52打开，节点(304)和节点(305)被上拉至高电平，相位调整模块复位。
[0059] 复位开关RESET利用第三相移逻辑控制信号CTRL3直接调节可编程的时钟相移电路的输出时钟信号CLKOUT极性时，关断时钟相移模块DT的静态电流，降低通路的整体功耗。
[0060] 如图1所示。作为优选方案，可编程的时钟相移电路还可以包括反相器INV，二输入异或门XOR，二选一非多路选择器MX21，输出缓冲器BUF1，第三相移逻辑控制信号CTRL3；二输入或门OR的输出端P1，接二选一非多路选择器MX21的选择控制端S，输入时钟信号CLK接二选一非多路选择器MX21的低选择端S0,锁存放大输出模块LA的输出Z接二选一非多路选择器MX21的高选择端S1，二选一非多路选择器MX21的输出端Z3(节点204)接二输入异或门XOR的第二输入端X2，第三相移逻辑控制信号CTRL3接反相器INV的输入端，反相器INV的输出端(节点201)接二输入异或门XOR的第一输入端X1，二输入异或门XOR的输出端Z4(节点205)接输出缓冲器BUF1的输入端，输出缓冲器BUF1的输出端接输出时钟信号CLKOUT。这样，第三相移逻辑控制信号CTRL3可直接调节可编程的时钟相移电路的输出时钟信号CLKOUT极性。
[0061] 由于第三相移逻辑控制信号CTRL3可调节直接输出时钟信号CLKOUT极性不依赖于相位调整电路，因此，在相位调整电路原有的0～135°相移调整的基础上，可通过第三相移逻辑控制信号CTRL3调节输出时钟信号CLKOUT的极性，简单快速地将输出时钟信号CLKOUT的相移范围扩展一倍，整体组合可使得最终的输出时钟信号CLKOUT相移范围扩展为0～315°。
[0062] 以下结合具体实施例对本发明的工作原理进行介绍。
[0063] 对时钟相移电路中的第三相移逻辑控制信号CTRL3、第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编程，输入控制逻辑信号可设计8个控制码，分别为CTRL1:CTRL2:CTRL3＝000；001；010；011；100；101；110；111；
[0064] 第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑00时，电压控制信号P1(节点203)输出逻辑0，二选一非多路选择器MX21的选择控制端S选择二选一非多路选择器MX21的低选择端S0，节点(204)输出为CLK的180°反相信号；第三相移逻辑控制信号CTRL3编码为逻辑0时，节点(201)经反相器INV输出逻辑1，此时节点(205)输出为节点(201)和节点(204)的异或，与输入时钟信号CLK同相不延迟；第三相移逻辑控制信号CTRL3编码为逻辑1时，节点(201)经反相器INV输出逻辑0，此时节点(205)输出为节点(201)和节点(204)的异或，与输入时钟信号CLK反相延迟180°；
[0065] 第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑01、10、11时，电压控制信号P1(节点203)输出逻辑1，二选一非多路选择器MX21的选择控制端S选择二选一非多路选择器MX21的高选择端S1，节点(204)输出为时钟信号Z(节点206)的
180°反相信号；第三相移逻辑控制信号CTRL3编码为逻辑0时，节点(201)经反相器INV输出逻辑1，此时节点(205)输出为节点(201)和节点(204)的异或，即时钟信号Z(节点206)同相不延迟；第三相移逻辑控制信号CTRL3编码为逻辑1时，节点(201)经反相器INV输出逻辑0，此时节点(205)输出为节点(201)和节点(204)的异或，即时钟相移信号Z(节点206)反相延迟180°；
[0066] 在时钟相移电路中，MOS管MN11和MOS管MN12构成第一支路电流I1，MOS管MN13和MOS管MN14构成第二支路电流I2，MOS管MN15和MOS管MN16构成第三支路电流I3，MOS管MN32构成第四支路电流I4，NMOS管42构成支路电流I5。
[0067] 设MOS管MN12、MOS管MN14、MOS管MN16、MOS管MN32、MOS管MN42的宽长比之比为1：1：1：4：4；因此，I1:I2:I3:I4:I5＝1:1:1:4:4；其中总电流NIB(I0)为I1、I2、I3之和。
[0068] 时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑00时，电压控制信号P1(节点203)输出为逻辑0；此时，MOS管MN11关断，使得MOS管MN14、MOS管MN16、MOS管MN32和MOS管MN42同时关断，无镜像电流，MOS管MP51和MOS管MP52打开，节点(304)和节点(305)被上拉至高电平，相位调整电路复位；
[0069] 设MOS管MN62栅源电容为C0，则第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑01，10，11时，t1、t2、t3之间的关系，如图2所示：
[0070] 时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑01时，电压控制信号P1(节点203)输出为逻辑1，电压控制信号P2为逻辑0，电压控制信号P3为逻辑0，MOS管MN11、MOS管MN12打开，MOS管MN13、MOS管MN15、MOS管MN14和MOS管MN16关断，接收电流输入端NIB产生的电流I0，全部注入到MOS管MN11和MOS管MN12中，即I1等于I0，MOS管MN32和MOS管MN42打开，镜像MOS管MN12中的电流，使得支路电流I4和I5均为4倍的I1，也等于4倍的I0；这时，节点(304)和节点(305)对MOS管MN61和MOS管MN62的栅极电容放电电流为4*I0，节点(304)和节点(305)对MOS管MN61和MOS管MN62的放电时间增加，因第一斯密特触发器SMIT1和第二斯密特触发器SMIT2的翻转阈值(VTH)相等，使得节点(306)和节点(308)的下降沿在VTH处翻转，节点(309)为节点(308)经过反相器INV3后的反向输出信号，且脉宽小于节点(306)；节点(306)和节点(309)处的电压信号分别调节锁存放大电路LA的尾管MOS管MP91和MOS管MN93的电压翻转，其中节点(306)的下降沿决定时钟相移信号Z(节点206)的下降沿，节点(309)的上升沿决定时钟相移信号Z(节点206)的上升沿，最终构成上升、下降沿较为陡峭，且相对CLK延时推移1/8个时钟周期的时钟相移信号Z。
[0071] 设时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑01时，MOS管MN62栅极连接节点(305)电压下降至第二斯密特触发器SMIT2的翻转电压(VTH)的时间为t1，此时，接收电流输入端NIB流过电流I0的全部流入MOS管MN11和MN12，则支路电流I5为4*I0；
[0072]
[0073] 时钟相移电路中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑10时，电压控制信号P1(节点203)输出为逻辑1；此时，电压控制信号P2为逻辑0，电压控制信号P3为逻辑1，MOS管MN11、MOS管MN12、MOS管MN15和MOS管MN16打开，MOS管MN13和MOS管MN14关断，接收电流输入端NIB产生的电流I0，一半注入到MOS管MN11和MOS管MN12中，即I1等于I0/2，另一半注入到MOS管MN15和MOS管MN16中，即I3等于I0/2，此时，MOS管MN32和MOS管MN42打开，镜像MOS管MN12中的电流，使得支路电流I4和I5均为4倍的I1，也等于2倍的I0；这时，节点(304)和节点(305)对MOS管MN61和MOS管MN62的栅极电容充放电电流为2*I0，节点(304)和节点(305)对MOS管MN61和MOS管MN62的充放电时间增加一倍，因第一斯密特触发器SMIT1和第二斯密特触发器SMIT2的翻转阈值(VTH)相等，使得节点(306)和节点(308)的下降沿在VTH处翻转，节点(309)为节点(308)经过反相器INV3后的反向输出信号，且脉宽小于节点(306)；节点(306)和节点(309)处的电压信号分别调节锁存放大电路LA的尾管MOS管MP91和MOS管MN93的电压翻转，其中节点(306)的下降沿决定时钟相移信号Z(节点206)的下降沿，节点(309)的上升沿决定时钟相移信号Z(节点206)的上升沿，最终构成上升、下降沿较为陡峭，且相对CLK延时推移2/8个时钟周期的时钟相移信号Z。
[0074] 设时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑10时，MOS管MN62栅极连接节点(305)电压下降至第二斯密特触发器SMIT2的翻转电压(VTH)的时间为t2，此时，MOS管MN42的支路电流I5为4*I0/2；
[0075]
[0076] 时钟相移电路中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑11时，电压控制信号P1(节点203)输出为逻辑1，电压控制信号P2为逻辑1，电压控制信号P3为逻辑1，MOS管MN11、MOS管MN12、MOS管MN13、MOS管MN14、MOS管MN15和MOS管MN16打开，接收电流输入端NIB产生的电流I0，1/3注入到MOS管MN11和MOS管MN12中，即I1等于I0/3，1/3注入到MOS管MN13和MOS管MN14中，即I2等于I0/3，1/3注入到MOS管MN15和MOS管MN16中，即I3等于I0/3。此时，MOS管MN32和MOS管MN42打开，镜像MOS管MN12中的电流，使得支路电流I4和I5均为4倍的I1，也等于4/3倍的I0；这时，节点(304)和节点(305)对MOS管MN61和MOS管MN62的栅极电容放电电流为4/3*I0，节点(304)和节点(305)对MOS管MN61和MOS管MN62的充放电时间相对第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑01时增加两倍，因第一斯密特触发器SMIT1和第二斯密特触发器SMIT2的翻转阈值(VTH)相等，使得节点(306)和节点(308)的下降沿在VTH处翻转，节点(309)为节点(308)经过反相器INV3后的反向输出信号，且脉宽小于节点(306)；节点(306)和节点(309)处的电压信号分别调节锁存放大电路LA的尾管MOS管MP91和MOS管MN93的电压翻转，其中节点(306)的下降沿决定时钟相移信号Z(节点206)的下降沿，节点(309)的上升沿决定时钟相移信号Z(节点206)的上升沿，最终构成上升、下降沿较为陡峭，且相对CLK延时推移3/8个时钟周期的时钟相移信号Z。
[0077] 设时钟相移模块中第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码输入逻辑11时，MOS管MN62栅极连接节点(305)电压下降至第二斯密特触发器SMIT2的翻转电压(VTH)的时间为t3，此时，MOS管MN42的支路电流I5为4*I0/3；
[0078]
[0079] 则t3＝3*t1，t2＝2*t1，
[0080] t1、t2、t3将输入时钟信号CLOCK的半个周期T/2等分为了4份，对应的相移度数为180°/4＝45°。
[0081] 因此每次调节可实现步长为45°的相移调整，即可实现0°、45°、90°或135°相移的调整。
[0082] 当第三相移逻辑控制信号CTRL3编码输出逻辑1时，对第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编程00，01，10，11，相移依次推移45°；对第三相移逻辑控制信号CTRL3，第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2编码000，001，010，011，100，101，110，最终，扩展后对应的可调相移为0°，45°，90°，135°，180°，225°，
270°，315°。
[0083] 综上，通过对第三相移逻辑控制信号CTRL3，第一相移逻辑控制信号CTRL1和第二相移逻辑控制信号CTRL2进行编码可实现如下表1所示的相移关系，实际仿真输出关系如图3所示：
[0084] 表1
[0085]CTRL3 CTRL1 CTRL2 相移度(D)
0 0 0 0
0 0 1 45
0 1 0 90
0 1 1 135
1 0 0 180
1 0 1 225
1 1 0 270
1 1 1 315
[0086] 本发明未详细阐述部分属于本领域公知技术。
