半导体记忆装置
阅读：404发布：2023-03-20
专利汇可以提供半导体记忆装置专利检索，专利查询，专利分析的服务。并且本 发明 公开一种 半导体 记忆装置，该半导体记忆装置包括：含有多个元素 块 的 存储器 阵列，多个元素块包括布置在存储器阵列终端部的终端部元素块；与终端部元素块相邻接设置，而实际上不被使用的至少一个虚拟块；其中，至少一个虚拟块的布局图案仅对应于多个元素块的布局图案的一部分。，下面是半导体记忆装置专利的具体信息内容。
1.一种半导体记忆装置，其特征在于包括：
含有多个元素块的存储器阵列，所述多个元素块包括布置在所述存储器阵列终端部的终端部元素块；
与所述终端部元素块相邻接设置，而实际上不被使用的至少一个虚拟块；
其中，所述至少一个虚拟块的布局图案仅对应于所述多个元素块的布局图案的一部分。
2.根据权利要求1所述的半导体记忆装置，其特征在于所述多个元素块的每一个为含有选择晶体管和电容器的存储单元，
所述电容器的接触布线，从所述存储器阵列的终端部铺设到相距预定距离的位置为止，
所述至少一个虚拟块，包含从所述存储器阵列的终端部将所述选择晶体管的栅极最多延伸至所述预定距离的位置为止的虚拟栅极。
3.根据权利要求1所述的半导体记忆装置，其特征在于所述多个元素块的每一个为含有按格子的形状排列的六个晶体管的感测放大器或存储单元，
所述至少一个虚拟块的布局图案与邻接于所述虚拟块的所述格子的一行或一列的晶体管的布局图案相对应。
4.根据权利要求3所述的半导体记忆装置，其特征在于所述至少一个虚拟块，以所述至少一个虚拟模块与所述多个元素块之间的边界线为对称轴，按与所述多个元素块的布局图案的一部分构成线对称的关系，设计有布局图案。
5.根据权利要求1所述的半导体记忆装置，其特征在于所述存储器阵列被分割成多个而布置。
6.根据权利要求1所述的半导体记忆装置，其特征在于所述多个元素块的每一个为含有按格子的形状排列的六个晶体管的感测放大器或存储单元，
所述至少一个虚拟块的布局图案与邻接于所述虚拟块的所述格子的一行或一列的晶体管的栅极的布局图案相对应。
半导体记忆装置
技术领域
背景技术
[0002] 图12是示出现有技术存储器阵列(Memory array)终端部之布局图案(Layout pattern)的示意图。如图12所示，对于现有技术的半导体记忆装置而言，为了在配置于存储器阵列终端部(与存储器阵列的外周部相邻的部分)的元素块A(用于形成存储单元和感测放大器等的晶体管群)与未配置于存储器阵列终端部的元素块B(与元素块A同样地用于形成存储单元和感测放大器等的晶体管群)之间，不产生掩膜图案的疏密差(进一步来讲，由此导致的特性差异)，而邻接元素块A设置有实际上不被使用的虚拟块D1和D2。
[0003] 但是，上述现有技术的半导体记忆装置，由于设置有与元素块A同样尺寸的虚拟块D1和D2，因此存在存储器阵列的面积被不必要地增大的问题。尤其如图13所示，存储器阵列被分割成多个而配置的情况下，随着存储器阵列终端部的增加，虚拟块D1及D2的形成区域也随之增大，因此所述的问题变得尤为显著。
发明内容
[0005] 为了达到上述目的的本发明的半导体记忆装置，包括：含有多个元素块的存储器阵列，所述多个元素快包括布置在所述存储器阵列的终端部的终端部元素块；与所述终端部元素块相邻接设置，而实际上不被使用的至少一个虚拟块；其中，所述至少一个虚拟块的布局图案仅对应于所述多个元素块的布局图案的一部分。
[0006] 并且，所述多个元素块的每一个为含有选择晶体管和电容器的存储单元，所述电容器的连接布线从所述存储器阵列的终端部铺设到相距预定距离的位置为止，所述至少一个虚拟块包含从所述存储器阵列的终端部将所述选择晶体管的栅极最多延伸至所述预定距离的位置为止的虚拟栅极。
[0007] 而且，所述多个元素块的每一个为含有按格子的形状排列的六个晶体管的感测放大器或存储单元，所述至少一个虚拟块的布局图案与邻接于所述虚拟块的所述格子的一行或一列的晶体管的布局图案相对应。
[0008] 另外，对于所述至少一个虚拟块而言，以所述至少一个虚拟模块与所述多个元素块之间的边界线为对称轴，按与所述多个元素块的布局图案的一部分构成线对称的关系，设计有其布局图案。
[0009] 另外，所述存储器阵列被分割成多个而布置。
[0010] 另外，所述多个元素块的每一个为含有按格子的形状排列的六个晶体管的感测放大器或存储单元，所述至少一个虚拟块的布局图案与邻接于所述虚拟块的所述格子的一行或一列的晶体管的栅极的布局图案相对应。
[0012] 图1为示出本发明半导体记忆装置的一实施例的方块图；
[0013] 图2为示出本发明DRAM的第一构成例的电路图；
[0014] 图3为用于说明数据“1”的写入动作的时序图；
[0015] 图4为用于说明数据“0”的写入动作的时序图；
[0016] 图5为用于说明数据“0”的读取动作的时序图；
[0017] 图6为用于说明数据“1”的读取动作的时序图；
[0018] 图7为DRAM的存储单元BLCELL的布局图案；
[0019] 图8为6T-SRAM的存储单元的布局图案；
[0020] 图9为示出DRAM的第二构成例的电路图；
[0021] 图10为示出6T-SRAM的一构成例的电路图；
[0022] 图11为示出存储器阵列终端部的布局图案的示意图；
[0023] 图12为示出存储器阵列终端部的现有技术布局图案的示意图；
[0024] 图13为示出存储器阵列被分割成多个而配置时情形的示意图；
[0025] 图14为本地感测放大器BLSA的布局图案。
具体实施方式
[0026] 现参照附图描述各种实施例，其中，在整个附图中，相同的符号用于指示相同的元素。在下面的描述中，为了解释的目的，阐述了多个特定细节，以便透彻理解一个或多个实施例。然而，明显的是，在没有这些特定细节的情况下也可以实现这些实施例。在其他情况下，以框图形式示出已知结构和设备，有助于一个或多个实施例的描述。
[0027] 【方块图】
[0028] 图1是示出本发明半导体记忆装置的一实施例的方块图。本实施例的半导体记忆装置包含存储器阵列10、周边电路20、存储控制器30、测试电路40以及多路复用器50。
[0029] 存储器阵列10包括以阵列状排列的多个存储单元CELL和感测放大器SA。存储单元可以采用DRAM(Dynamic RAM)以及6T-SRAM形式。
[0030] 周边电路20，基于从存储控制器30和测试电路40经由多路复用器50所输入的地址信号ADDR、时钟信号CLK、数据信号DATA以及读取/写入选择信号R/W，进行存储器阵列10的访问控制及输出信号Q的输出控制。在此，周边电路20包括用于产生存储器陈列10的读取/写入动作所必须的各种驱动信号的驱动器和时序控制部。
[0031] 存储控制器30，基于设在半导体记忆装置1外部的主机装置(CPU：Central Processing Unit等)的指示，生成地址信号ADDR、时钟信号CLK、数据信号DATA以及读取/写入选择信号R/W，并将这些信号经由多路复用器50输出到周边电路20，同时将从周边电路20经由多路复用器50所输入的输出信号Q传送至主机装置。
[0032] 测试电路40，基于来自设在半导体记忆装置1外部的测试装置的指示，生成测试用地址信号ADDR、时钟信号CLK、数据信号DATA以及读取/写入选择信号R/W用于测试，并将这些信号经由多路复用器50输出到周边电路20，同时将从周边电路20经由多路复用器50所输入的输出信号Q传送至测试装置。
[0033] 多路复用器50，基于从半导体记忆装置1的外部所输入的测试激活(Test enable)信号，决定是否将存储控制器30与测试电路40中的一个连接到周边电路20。
[0034] 【DRAM】
[0035] 图2是示出根据一个实施例的DRAM的电路图。在图2，DRAM对应于存储单元CELL，所述存储单元CELL包括：DRAM型的存储单元BLCELL；以及6T-SRAM型的本地感测放大器BLSA。
[0036] 存储单元BLCELL包括：选择晶体管PG(P通道型金氧半场效应晶体管(MOSFET；Metal Oxide Semiconductor Field Effect Transistor)；和电容器C(P通道型金氧半场效应晶体管的栅电容器)。电容器C的第一端(感测节点sn)，经由选择晶体管PG，与第一局部位线(Local bit line)b1或第二局部位线b1b相连。电容器C的第二端(晶体管的栅极)与基准电压VBBS的接通端相连。选择晶体管PG的栅极与字线WL相连。
[0037] 在图2，本地感测放大器BLSA包括：P通道型金氧半场效应晶体管P1和P2；以及N通道型金氧半场效应晶体管N1～N6。晶体管P1和P2的源极(source)都与信号线phi_rst相连，phi_rst对应于PMOS驱动信号线。晶体管N1和N2的源极都与信号线phi_sb相连，phi_sb对应于NMOS驱动信号线。
[0038] 晶体管P1的漏极(drain)和晶体管N1的漏极在连接节点a相连。连接节点a与第一局部位线b1相连。连接节点a经由晶体管N3与第一全局位线gb1相连。连接节点a经由晶体管N5与信号线phi_sb相连。连接节点a分别与晶体管P2和N2的栅极相连。晶体管N3的栅极与信号线cs(单元选择信号线)相连。晶体管N5的栅极与信号线eq相连，eq对应于第一局部位线b1及第二局部位线b1b的预充电(Pre-charge)/补偿(Equalize)用信号线。
[0039] 晶体管P2的漏极和晶体管N2的漏极在连接节点b相连。连接节点b与第二局部位线b1b相连。连接节点b经由晶体管N4与第二全局位线b1b相连。连接节点b经由晶体管N6与信号线phi_sb相连。连接节点b分别与晶体管P1和N1的栅极相连。晶体管N4的栅极与信号线cs相连。晶体管N6的栅极与信号线eq相连。
[0040] 参考图2，本地感测放大器BLSA，对存储单元BLCELL的微弱输出信号(分别体现在第一局部位线b1及第二局部位线b1b上的电压信号)进行放大而输出到第一全局位线gb1及第二全局位线gb1b。而且，本地感测放大器BLSA执行对存储单元BLCELL的数据写入和刷新(refresh)。
[0041] 另外，虽然图2中的第一局部位线b1和第二局部位线b1b上，各自分别连接有一个存储单元BLCELL，但实际上，第一局部位线b1和第二局部位线b1b上各自分别连接有多个存储单元BLCELL。
[0042] 另外，虽然图2中的第一全局位线gb1与第二全局位线gb1b之间，仅连接有一个存储单元CELL，但实际上，第一全局位线gb1与第二全局位线gb1b之间，连接有多个存储单元CELL。
[0043] 【数据“1”的写入动作】
[0044] 图3是用于说明数据“1”的写入动作的时序图，从上到下依次示出了第一局部位线b1/第二局部位线b1b、信号线eq、信号线phi_rst、信号线phi_sb、信号线cs、第一全局位线gb1/第二全局位线gb1b、感测节点sn的电压波形。
[0045] 首先，说明有关图3中电压的符号。VDD、VSS、VCCB、VCCHI以及VCCHO分别表示电源电压、接地电压、接通到信号线eq的高电平(HL)电压、用于局部位线的预充电平电压以及用于全局位线的预充电平电压。在此，电源电压可以为1.2V，接地电压为0V，高电平电压可以为1.6V。用于局部位线的预充电平电压可以为0.73V。用于全局位线的预充电平电压可以为0.71V。ΔV是|b1-b1b|。
[0046] 接着，说明有关图3中时间的符号。tCYC_BL是读取/写入动作的驱动周期。teq_phi1是从信号线eq的电压下降为低电平开始至信号线phi_rst/phi_sb的电压转换为高电平/低电平为止的时间。trd是从信号线phi_rst/phi_sb的电压转换为高电平/低电平开始至第一局部位线b1/第二局部位线b1b的电压稳定为止的时间。tphi_cs是信号线phi_rst/phi_sb的电压转换为高电平/低电平开始至信号线cs的电压上升为高电平为止的时间。twd是信号线cs的电压上升为高电平开始至感测节点sn的电压稳定为止的时间。tcs_eq是信号线cs的电压下降为低电平开始至信号线eq的电压上升为高电平为止的时间。teq_phi2是信号线eq的电压上升为高电平开始至信号线phi_rst/phi_sb的电压转换为低电平/高电平为止的时间。tPRE是信号线eq的电压上升为高电平开始至第一局部位线b1/第二局部位线b1b的电压被预充电为止的时间。
[0047] 以下，参照图3说明向已经记录有数据“0”的存储单元BLCELL<0>重写(Overwrite)数据“1”时的动作。信号线eq的电压处于高电平的期间，由于晶体管N5及N6都处在接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自接通预定的充电电压VCCHI。
[0048] 之后，若字线WL<0>变为低电平，则选择晶体管PG<0>被接通(on)，因此电容器C<0>的感测节点sn与第一局部位线b1导通。并且，若信号线eq从高电平降低为低电平，则晶体管N5及N6都变为断开(off)，因此第一局部位线b1和第二局部位线b1b从信号线phi_sb分离而变为浮动(F1oating)状态。
[0049] 此时，向电容器C<0>的感测节点sn提供相当于数据“0”的低电压VL。在此，低电压可以为200mV。从而，根据电容器C<0>与第一局部位线b1的容量分割，在第一局部位线b1产生电压降(ΔV)，在电容器C<0>的感测节点sn产生电压升。一方面，第二局部位线b1b的电压维持在充电电压VCCHI。
[0050] 之后，当信号线phi_rst从低电平上升到高电平，信号线phi_sb从高电平下降到低电平时，本地感测放大器BLSA进入动作状态。其结果，第一局部位线b1的电压下降至接地电压VSS，第二局部位线b1b的电压升高至电源电压VDD。即，通过本地感测放大器BLSA，第一局部位线b1与第二局部位线b1b的电压差从ΔV增大到VDD-VSS。此时，电容器C<0>的感测节点sn返回到相当于数据“0”的低电压VL。并且，在本地感测放大器BLSA进入动作状态之前，为了准备数据“1”的写入动作，第一全局位线gb1及第二全局位线gb1b，各自成为高电平/低电平。
[0051] 之后，当信号线cs从低电平上升到高电平时，由于晶体管N3及N4都变为接通(on)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互导通。其结果，第一局部位线b1的电压从接地电压VSS上升到电源电压VDD，第二局部位线b1b的电压从电源电压VDD下降到接地电压VSS。此时，在电容器C<0>的感测节点可以蓄存相当于数据“1”的接近VDD的高电压VH。
[0052] 之后，当信号线cs从高电平下降到低电平时，由于晶体管N3及N4都变为断开(off)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互断开。并且，当信号线phi_rst/phi_sb各自变换为低电平/高电平时，本地感测放大器BLSA进入非动作状态。而且，当信号线eq从低电平上升到高电平时，由于晶体管N5及N6都变为接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自被接通预定的预充电电压VCCHI。另外，为了准备上述的预充电动作，第一全局位线gb1及第二全局位线gb1b，均变为高电平。
[0053] 通过如上的一系列动作，可以向已经记录有数据“0”的存储单元BLCELL<0>重写数据“1”。另外，在上述说明中，例举说明了作为数据“1”的记录对象，选择了存储单元BLCELL<0>时的情形，但即使通过选择其他的存储单元BLCELL来记录数据“1”，其基本动作与上述说明相同，只要根据需要适当逆转第一局部位线b1与第二局部位线b1b的关系，以及第一全局位线gb1与第二全局位线gb1b的关系即可。
[0054] 【数据“0”的写入动作】
[0055] 图4是用于说明数据“0”的写入动作的时序图，从上到下依次示出了第一局部位线b1/第二局部位线b1b、信号线eq、信号线phi_rst、信号线phi_sb、信号线cs、第一全局位线gb1/第二全局位线gb1b、感测节点sn的电压波形。另外，图4中有关电压的符号及有关时间的符号与图3相同，因此省略详细说明。
[0056] 以下，参照图4说明向已经记录有数据“1”的存储单元BLCELL<0>重写数据“0”时的动作。信号线eq的电压处于高电平的期间，由于晶体管N5及N6都处在接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自接通预定的充电电压VCCHI。
[0057] 之后，若字线WL<0>变为低电平，则选择晶体管PG<0>被接通(on)，因此电容器C<0>的感测节点sn与第一局部位线b1导通。并且，若信号线eq从高电平降低为低电平，则晶体管N5及N6都变为断开(off)，因此第一局部位线b1和第二局部位线b1b从信号线phi_sb分离而变为浮动(Floating)状态。
[0058] 此时，向电容器C<0>的感测节点sn提供相当于数据“1”的接近VDD的高电压VH。从而，根据电容器C<0>与第一局部位线b1的容量分割，在第一局部位线b1产生电压升(ΔV)，在电容器C<0>的感测节点sn产生电压降。一方面，第二局部位线b1b的电压维持在充电电压VCCHI。
[0059] 之后，当信号线phi_rst从低电平上升到高电平，信号线phi_sb从高电平下降到低电平时，本地感测放大器BLSA进入动作状态。其结果，第一局部位线b1的电压上升到电源电压VDD，第二局部位线b1b的电压下降到接地电压VSS。即，通过本地感测放大器BLSA，第一局部位线b1与第二局部位线b1b的电压差从ΔV增大到VDD-VSS。此时，电容器C<0>的感测节点sn返回到相当于数据“1”的高电压VH。并且，在本地感测放大器BLSA进入动作状态之前，为了准备数据“0”的写入动作，第一全局位线gb1及第二全局位线gb1b，各自成为低电平/高电平。
[0060] 之后，当信号线cs从低电平上升到高电平时，由于晶体管N3及N4都变为接通(on)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互导通。其结果，第一局部位线b1的电压从电源电压VDD下降到接地电压VSS，第二局部位线b1b的电压从接地电压VSS上升到电源电压VDD。此时，在电容器C<0>的感测节点可以蓄存相当于数据“0”的低电压VL。低电压VL可以为200mV。
[0061] 之后，当信号线cs从高电平下降到低电平时，由于晶体管N3及N4都变为断开(off)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互断开。并且，当信号线phi_rst/phi_sb各自变换为低电平/高电平时，本地感测放大器BLSA进入非动作状态。而且，当信号线eq从低电平上升到高电平时，由于晶体管N5及N6都变为接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自被接通预定的预充电电压VCCHI。另外，为了准备上述的预充电动作，第一全局位线gb1及第二全局位线gb1b，均变为高电平。
[0062] 通过如上的一系列动作，可以向已经记录有数据“1”的存储单元BLCELL<0>重写数据“0”。另外，在上述说明中，例举说明了作为数据“0”的记录对象，选择了存储单元BLCELL<0>时的情形，但即使通过选择其他的存储单元BLCELL来记录数据“0”，其基本动作与上述说明相同，只要根据需要适当逆转第一局部位线b1与第二局部位线b1b的关系，以及第一全局位线gb1与第二全局位线gb1b的关系即可。
[0063] 【数据“0”的读取动作】
[0064] 图5是用于说明数据“0”的读取动作的时序图，从上到下依次示出了第一局部位线b1/第二局部位线b1b、信号线eq、信号线phi_rst、信号线phi_sb、信号线cs、第一全局位线gb1/第二全局位线gb1b、感测节点sn的电压波形。另外，在图5中，对于有关电压的符号及有关时间的符号而言，除ΔVgb1和trgd以外，与前述图3及图4相同，因此省略相同符号详细说明。ΔVgb1是|gb1-gb1b|。trgd是从信号线cs上升至高电平开始ΔVgb1达到120mV为止的时间。
[0065] 参照图5说明从存储单元BLCELL<0>读取数据“0”时的动作。信号线eq的电压处于高电平的期间，由于晶体管N5及N6都处在接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自接通预定的充电电压VCCHI。
[0066] 之后，若字线WL<0>变为低电平，则选择晶体管PG<0>被接通(on)，因此电容器C<0>的感测节点sn与第一局部位线b1导通。并且，若信号线eq从高电平降低为低电平，则晶体管N5及N6都变为断开(off)，因此第一局部位线b1和第二局部位线b1b从信号线phi_sb分离而变为浮动(Floating)状态。
[0067] 此时，向电容器C<0>的感测节点sn提供相当于数据“0”的低电压VL。低电压VL可以为200mV。从而，根据电容器C<0>与第一局部位线b1的容量分割，在第一局部位线b1产生电压降(ΔV)，在电容器C<0>的感测节点sn产生电压升。一方面，第二局部位线b1b的电压维持在充电电压VCCHI。
[0068] 之后，当信号线phi_rst从低电平上升到高电平，信号线phi_sb从高电平下降到低电平时，本地感测放大器BLSA进入动作状态。其结果，第一局部位线b1的电压下降至接地电压VSS，第二局部位线b1b的电压升高至电源电压VDD。即，通过本地感测放大器BLSA，第一局部位线b1与第二局部位线b1b的电压差从ΔV增大到VDD-VSS。此时，电容器C<0>的感测节点sn返回到相当于数据“0”的低电压VL。并且，为了准备数据的读取动作，第一全局位线gb1及第二全局位线gb1b，均维持高电平。
[0069] 之后，当信号线cs从低电平上升到高电平时，由于晶体管N3及N4都变为接通(on)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互导通。其结果，第一全局位线gb1的电压从电源电压VDD下降ΔVgb1。一方面，第二全局位线gb1b的电压维持在电源电压VDD。从而，在感测放大器SA，判断为第一全局位线gb1的电压低于第二全局位线gb1b的电压，以此从存储单元BLCELL<0>读取数据“0”。
[0070] 之后，当信号线cs从高电平下降到低电平时，由于晶体管N3及N4都变为断开(off)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互断开。并且，当信号线phi_rst/phi_sb各自变换为低电平/高电平时，本地感测放大器BLSA进入非动作状态。而且，当信号线eq从低电平上升到高电平时，由于晶体管N5及N6都变为接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自被接通预定的预充电电压VCCHI。另外，为了准备上述的预充电动作，第一全局位线gb1及第二全局位线gb1b，均变为高电平。
[0071] 通过如上的一系列动作，可以从存储单元BLCELL<0>读取数据“0”。另外，在上述说明中，例举说明了作为数据“0”的读取对象，选择了存储单元BLCELL<0>时的情形，但即使通过选择其他的存储单元BLCELL来读取数据，其基本动作与上述说明相同，只要根据需要适当逆转第一局部位线b1与第二局部位线b1b的关系，以及第一全局位线gb1与第二全局位线gb1b的关系即可。
[0072] 【数据“1”的读取动作】
[0073] 图6是用于说明数据“1”的读取动作的时序图，从上到下依次示出了第一局部位线b1/第二局部位线b1b、信号线eq、信号线phi_rst、信号线phi_sb、信号线cs、第一全局位线gb1/第二全局位线gb1b、感测节点sn的电压波形。另外，在图6中，有关电压的符号及有关时间的符号与图5相同，因此省略详细说明。
[0074] 参照图6说明从存储单元BLCELL<0>读取数据“1”时的动作。信号线eq的电压处于高电平的期间，由于晶体管N5及N6都处在接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自接通预定的充电电压VCCHI。
[0075] 之后，若字线WL<0>变为低电平，则选择晶体管PG<0>被接通(on)，因此电容器C<0>的感测节点sn与第一局部位线b1导通。并且，若信号线eq从高电平降低为低电平，则晶体管N5及N6都变为断开(off)，因此第一局部位线b1和第二局部位线b1b从信号线phi_sb分离而变为浮动状态。
[0076] 此时，向电容器C<0>的感测节点sn提供相当于数据“1”的接近VDD的高电压VH。从而，根据电容器C<0>与第一局部位线b1的容量分割，在第一局部位线b1产生电压升(ΔV)，在电容器C<0>的感测节点sn产生电压降。一方面，第二局部位线b1b的电压维持在充电电压VCCHI。
[0077] 之后，当信号线phi_rst从低电平上升到高电平，信号线phi_sb从高电平下降到低电平时，本地感测放大器BLSA进入动作状态。其结果，第一局部位线b1的电压上升至电源电压VDD，第二局部位线b1b的电压下降至接地电压VSS。即，通过本地感测放大器BLSA，第一局部位线b1与第二局部位线b1b的电压差从ΔV增大到VDD-VSS。此时，电容器C<0>的感测节点sn返回到相当于数据“1”的高电压VH。并且，为了数据的读取动作，第一全局位线gb1及第二全局位线gb1b，均维持高电平。
[0078] 之后，当信号线cs从低电平上升到高电平时，由于晶体管N3及N4都变为接通(on)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互导通。其结果，第二全局位线gb1b的电压从电源电压VDD下降ΔVgb1。一方面，第一全局位线gb1的电压维持在电源电压VDD。从而，在感测放大器SA，判断为第一全局位线gb1的电压高于第二全局位线gb1b的电压，以此从存储单元BLCELL<0>读取数据“1”。
[0079] 之后，当信号线cs从高电平下降到低电平时，由于晶体管N3及N4都变为断开(off)状态，因此第一局部位线b1与第一全局位线gb1之间，以及第二局部位线b1b与第二全局位线gb1b之间相互断开。并且，当信号线phi_rst/phi_sb各自变换为低电平/高电平时，本地感测放大器BLSA进入非动作状态。而且，当信号线eq从低电平上升到高电平时，由于晶体管N5及N6都变为接通(on)状态，因此第一局部位线b1和第二局部位线b1b均与信号线phi_sb导通而各自被接通预定的预充电电压VCCHI。另外，为了准备上述的预充电动作，第一全局位线gb1及第二全局位线gb1b，均变为高电平。
[0080] 通过如上的一系列动作，可以从存储单元BLCELL<0>读取数据“1”。另外，在上述说明中，例举说明了作为数据“1”的读取对象，选择了存储单元BLCELL<0>时的情形，但即使通过选择其他的存储单元BLCELL来读取数据，其基本动作与上述说明相同，只要根据需要适当逆转第一局部位线b1与第二局部位线b1b的关系，以及第一全局位线gb1与第二全局位线gb1b的关系即可。
[0081] 【布局图案】
[0082] 图7是存储单元BLCELL的布局图案。如前述的图2所示，存储单元BLCELL包括选择晶体管PG和电容器C。图7中，符号X表示选择晶体管PG的栅极，符号Y表示半导体基板上形成的活性(Active)区域。并且，符号Z表示用于向电容器C接通基准电压VBBS的接触布线。另外，对于接通基准电压VBBS的接触处而言，为了尽可能稳定地形成该接触处，置于存储器阵列的终端部的外侧。从而，连接布线Z一直铺设到从存储器阵列的终端部开始预定距离d的位置为止。并且，选择晶体管PG的栅极X设置为与接触布线Z平行。
[0083] 另外，对于半导体记忆装置1，为了在设置于存储器阵列的终端部(与存储器阵列的外周部相邻的部分)的存储单元BLCELL(A)与并非设置于存储器阵列的终端部的存储单元BLCELL(B)之间，不产生掩膜图案的疏密差(进一步来讲，由此导致的特性差异)，而与存储单元BLCELL(A)相邻接设置有实际上不被使用的虚拟块DUMMY。
[0084] 在此，所述的虚拟块DUMMY包含：从存储器阵列的终端部仅将选择晶体管PG的栅极G最多延伸至预定的距离d的位置为止的虚拟栅极DG。如此，通过利用电容器C的接触布线Z之间的空间来设置仅延伸选择晶体管PG的栅极G的虚拟栅极DG，由此无需增加存储器阵列的面积，也能够降低掩膜图案的疏密差，因此可以提高半导体记忆装置1的动作速率和产量。
[0085] 通过设置虚拟块DUMMY，可以降低例如图2所示选择晶体管PG<0>、PG<1>的特性差异，以及提高各阈值电压的精度。由此，可以防止不必要地增大图3中表示在感测节点sn的电压波形上的低电压VL与接地电压VSS的电压差，以及可以稳定地获得使得DRAM动作的充分的ΔV。
[0086] 另外，上述的布局图案不仅适用于图2的第一构成例DRAM的存储单元BLCELL，而且还适用于图9的第二构成例DRAM的存储单元CELL。
[0087] 图14是本地感测放大器BLSA的布局图案。如前述的图2所示，本地感测放大器BLSA含有八个晶体管P1、P2、N1～N6。
[0088] 并且，对于半导体记忆装置1，为了在设置于存储器阵列的终端部(与存储器阵列的外周部相邻的部分)的本地感测放大器BLSA(A)与并非设置于存储器阵列的终端部的本地感测放大器BLSA(B)之间，不产生掩膜图案的疏密差(进一步来讲，由此导致的特性差异)，而与本地感测放大器BLSA(A)相邻接设置有实际上不被使用的虚拟块DUMMY。
[0089] 在此，所述的虚拟块DUMMY以与本地感测放大器BLSA(A)的边界线为对称轴，按照与本地感测放大器BLSA(A)的布局图案的一部分构成线对称的关系设有其布局图案。具体地，所述的虚拟块DUMMY被配置为：在用于形成本地感测放大器BLSA(A)的八个晶体管之中，仅使得一行或一列的晶体管(图14中为晶体管N3、N4、N6)的栅极呈镜子状。上述结构可以抑制增大存储器阵列的面积的同时，能够降低掩膜图案的疏密差，因此能够提高半导体记忆装置1的动作速度和产量。
[0090] 通过设置虚拟块DUMMY，可以降低例如图2所示晶体管P1、P2、N1、N2、N5、N6的特性差异。而且，通过降低晶体管P1、P2、N1、N2的特性差异，可以防止图3中的参照符号trd所表示的时间不必要地变长。并且，通过降低晶体管N5、N6的特性差异，可以防止图3中的参照符号tPRE所表示的时间不必要地变长。
[0091] 图8是6T-SRAM的存储单元的布局图案。还如图10所示，6T-SRAM的存储单元CELL含有六个晶体管P1、P2、N1～N4。而且如图8所示，这些晶体管以格子状(2行×3列)排列。
[0092] 并且，对于半导体记忆装置1，为了在设置于存储器阵列的终端部(与存储器阵列的外周部相邻的部分)的存储单元CELL(A)与并非设置于存储器阵列的终端部的存储单元CELL(B)之间，不产生掩膜图案的疏密差(进一步来讲，由此导致的特性差异)，而与存储单元CELL(A)相邻接设置有实际上不被使用的虚拟块DUMMY。
[0093] 在此，所述的虚拟块DUMMY以与存储单元CELL(A)的边界线为对称轴，按照与存储单元CELL(A)的布局图案的一部分构成线对称的关系设有其布局图案。具体地，所述的虚拟块DUMMY被配置为：在用于形成存储单元CELL(A)的六个晶体管之中，仅使得一行或一列的晶体管呈镜子状。与设置了具有相同于存储单元CELL(A)的尺寸的虚拟块的现有构成相比，上述构成可以抑制增大存储器阵列的面积的同时，能够降低掩膜图案的疏密差，因此能够提高半导体记忆装置1的动作速度和产量。
[0094] 图11是示出存储器阵列终端部的布局图案的示意图。如图11所示，半导体记忆装置1包括：含有多个元素块A及B的存储器阵列；与元素块A相邻设置的虚拟块D1及D2。这些虚拟块D1及D2布置在存储器阵列的终端部，且实际不被使用的虚拟块D1及D2。而虚拟块D1及D2的布局图案仅为元素块A之布局图案的一部分。通过这种结构，可以无需增大存储器阵列的面积的同时，能够降低掩膜图案的疏密差所导致的特性差异。
[0095] 尤其，如图13所示，在存储器阵列被分割成多个而布置情况下，由于随着存储器阵列的终端部的增加，虚拟块D1及D2的形成区域也随之增大，因此可显著体现本发明的缩小存储器阵列面积的效果。
[0096] 根据本发明的一些实施例，可以提供一种能够减小由于掩膜图案的疏密差导致的特性差异而不增加存储器阵列的不必要的面积的半导体记忆装置。
[0097] 本发明作为无需增大包含在半导体记忆装置(包含搭载了存储器的LSI)中的存储器阵列的不必要的面积，而且能够降低掩膜图案的疏密差所导致的特性差异的技术，可以被广泛应用。
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